请教一些FPGA的问题

qd0090

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请教一些FPGA的问题：

1.大家在写程序的时候，信号的赋值延时一般设多少，例如 S_1<=S_2 afer 2 ns

2.看了网上的一个代码，在定义输出时用到：

port（

......

out_1：out buffer std_logic

......

）

这个buffer在这里是什么用途？

eeleader

信号延时语句,用于仿真. 对于综合器是不识别的.buffer 表示该输出变量可以用于做内部寄存器使用!

qd0090

恩，我的疑问是问设置多少延迟时间，才是比较贴近实际的。

qd0090

buffer我试过了，就是可以在entity内部可以回读的out

entity test_buffer is
    Port ( clk : in STD_LOGIC;
           in1 : in STD_LOGIC;
           out1 : buffer STD_LOGIC);
end test_buffer;

architecture Behavioral of test_buffer is

begin
p_reg1: process (clk)
begin
if rising_edge (clk) then
out1<= not out1;
else
null;
end if;

end process p_reg1;

end Behavioral;

和下面的代码生成的硬件是一样的

entity test_buffer is
    Port ( clk : in STD_LOGIC;
           in1 : in STD_LOGIC;
           out1 :  out STD_LOGIC);
end test_buffer;

architecture Behavioral of test_buffer is

begin

signal S_out1: std_logic:='0';
p_reg1: process (clk)
begin
if rising_edge (clk) then
S_out1<= not S_out1;
else
null;
end if;
end process p_reg1;

out1<=S_out1;

end Behavioral;

larrybirdkobe

VHDL我只是懂理论，实际延时多少我没有经验1~

qd0090

呵呵，看来还是verilog的高手多啊。

我也想改，但是目前的项目已经写了5000多行的vhdl了，思维也是在VHDL上，只好先将就了，以后有机会再说吧。

延时那个问题和语言无关吧？在verilog中为了仿真也是要加延时的，请问一般加多少可以让仿真更接近实际？抑或是先看一下后仿真再确定？

请指教！

jjkwz

verilog里边一个机器时钟就可以了吧。。。

eeleader

信号DELAY, 靠时钟周期的记数, 而不是靠语句的!

qd0090

呵呵，我是为了行为仿真更接近真实情况。
例如：
if rising_edge (clk) then
S_1<= not S_1；
end if;
在前仿真的时候，S_1是和clk上升沿一起变化的，这显然在硬件上是不可能的，为了让前仿真更贴近真实情况，有人会这样写：S_1<= not S_1 after 2 ns；
我想问的是：
1.这种方法常用么？
2.如果常用，信号的赋值延迟多长时间好呢？