社区首页
★ 社区积分制度 ★ 新手必读 ★ 申请版主★
 

论坛

切换旧版
返回列表 发新帖 回复
阅 3045|回 3
stepan

80

帖子

0

TA的资源

一粒金砂（中级）
楼主
发表于2011-4-12 10:20 只看该作者
 

夏老师书中的一个语句疑惑 [复制链接]

always@(posedge reset)
  @(posedge fetch) ctl_cycle;
这个该怎么理解。Verilog经典教程里面。书第86页，PDF91页
老师, always
此帖出自FPGA/CPLD论坛

最新回复

eeleader
所为行为描述, 就是用中西结合的方式描述这个电路的一些行为. 为你编码提供指导!  详情 回复 发表于 2011-4-20 13:22
点赞 关注
 
FPGA论坛  CPLD论坛  FPGA教程
回复
举报
walkerinsky

42

帖子

0

TA的资源

一粒金砂（中级）
沙发
发表于2011-4-12 10:28 只看该作者
 
直接按照字面的意思去理解：就是在RESET的上升沿后的碰到的第一个 FETCH 上升沿，进行ctl_cycle操作。这个一般是用来进行行为级的描述，不是RTL的，用于仿真和模型的建立。这样的语句描述方式在做仿真验证是非常有用的。
此帖出自FPGA/CPLD论坛
 
 
FPGA培训  FPGA设计  verilog教程
回复
举报
stepan

80

帖子

0

TA的资源

一粒金砂（中级）
板凳
 楼主| 发表于2011-4-12 10:45 只看该作者
 
哦，谢谢了
此帖出自FPGA/CPLD论坛
 
 
 
回复
举报
eeleader

6892

帖子

0

TA的资源

五彩晶圆（高级）
4楼
发表于2011-4-20 13:22 只看该作者
 

所为行为描述, 就是用中西结合的方式描述这个电路的一些行为. 为你编码提供指导!

此帖出自FPGA/CPLD论坛
个人签名一个为理想不懈前进的人，一个永不言败人！
http://shop57496282.taobao.com/
欢迎光临网上店铺！
 
 
 
回复
举报
返回列表 发新帖 回复
您需要登录后才可以回帖 登录 | 注册

活动 更多>>
开源项目 更多>>
随便看看
查找数据手册?
搜索

EEWorld Datasheet 技术支持

热门标签
相关文章 更多>>
新帖速递
关闭
站长推荐上一条 1/10 下一条

 
EEWorld订阅号

 
EEWorld服务号

 
汽车开发圈

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关： 国产芯 安防电子 汽车电子 手机便携 工业控制 家用电子 医疗电子 测试测量 网络通信 物联网

用户热搜：

北京市海淀区中关村大街18号B座15层1530室 电话:(010)82350740 邮编：100190

电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2024 EEWORLD.com.cn, Inc. All rights reserved
快速回复 返回顶部 返回列表