Quartus综合中MUX的影响问题

eeleader

Quartus综合中MUX的影响问题 [复制链接]

综合一个工程时，总是卡在综合的46%进度那里，查了好久，最后发现把一堆mux合并之后就可以通过综合了，但不明白为什么这样做就可以，特来请教各位。
修改前（卡在46%进度）：如下
MUX22  rd_dat_mux0(
rd_data_in,
a1_dat,a1_sel,
a2_dat,a2_sel,
…………
…………
a21_dat,a21_sel,
rd_data_pre0
);

MUX40 rd_dat_mux1(
rd_data_pre0,
b1_dat,b1_sel,
b2_dat,b2_sel,
…………
…………
b39_dat,b39_sel,
rd_data_pre1
);

总共5个这样例化的MUX，140条选择信号了。

修改后（可综合，全编译）：如下
MUX140 rd_dat_mux(
rd_data_in,
a1_dat,a1_sel,
a2_dat,a2_sel,
…………
…………
a21_dat,a21_sel,
b1_dat,b1_sel,
b2_dat,b2_sel,
…………
…………
b39_dat,b39_sel,
…………
e1_dat,e1_sel,
e2_dat,e2_sel,
…………
…………
e50_dat,e50_sel,
e51_dat
);

想请教各位是由于信号太多导致路径问题呢还是信号本身存在某些冲突或者loop的问题导致呢，或者是其它原因？谢谢！


);

eeleader-mcu

这个问题, 由于你代码经过QUARTUS 综合器翻译后,不能找到匹配的硬件电路与之对应,所以综合不过,所以FPGA是硬件描述语言,而不是硬件编程语言!