windows下用ultraedit编辑verilog遇到的问题

eeleader-mcu

windows下用ultraedit编辑verilog遇到的问题 [复制链接]

我现在准备用ultraedit编辑verilog,在wordfile中加入了如下代码，想得到自动缩进和代码折叠功能，但是现在不知道什么原因不能得到自己想要的功能，不能折叠也不能缩进，还请高人指点，不甚感激！！
/L14"verilog" Line Comment = // Block Comment On = /* Block Comment Off = */ String Chars = " File Extensions = V VMD
/Delimiters = ~!@%^&*()-+=|\/{}[]:;"<> ,        .?
/Function String = "%[a-z0-9]+[ ^t]+[a-z_0-9]+[ ^t]+("
/Indent Strings = "begin""case""fork" "if" "else"
/Unindent Strings = "end""endcase""join" "else"
/Open Fold Strings = "begin""case"
/Close Fold Strings = "end""endcase"
/C1

eeleader

然后双击打开，在wordfile.txt内添加如下内容：

/L15"VHDL" Line Comment = -- Nocase String Chars = " File Extensions = VHD VHO
/Delimiters = ; (    )'<>=:+-/*|&
/C1"VHDL reserved words"
abs access after alias all and architecture array assert attribute
begin block body buffer bus
case component configuration constant
disconnect downto
else elsif end entity exit
file for function
generate generic group guarded
if impure in inertial inout is
label library linkage literal loop
map mod 
nand new next nor not null
of on open or others out
package port postponed procedure process pure
range record register reject rem report return rol ror
select severity signal shared sla sll sra srl subtype
then to transport type 
unaffected untis until use
variable
wait when while with 
xnor xor
/C2"VHDL attributes"
active ascending ascending 
base 
delayed driving driving_value
event 
falling_edge
high 
image instance_name 
last_active last_event last_value left leftof length low 
path_name pos pred 
quiet 
reverse_range right rightof rising_edge
simple_name stable succ 
transaction 
val value
/C3"VHDL stings"
"
/C4"VHDL types"
bit bit_vector boolean 
character
integer
line
natural
positive
real
signed std_logic std_logic_vector string
text time
unsigned
/C5"VHDL Procedures"
endfile
file_close file_open
read readline
write writeline

如果需要UltraEdit支持其他语言，可以到http://www.ultraedit.com/downloads/extras.html下载其他语言的wordfile.txt，然后自己添加进去就可以啦~