电子工程世界-论坛»论坛 › 电子技术交流 › FPGA/CPLD › 关于formality的几个问题

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一粒金砂（高级）

楼主

发表于2010-10-20 11:11 只看该作者

关于formality的几个问题 [复制链接]

用formality进行rtl和综合后网表进行比对，发现两个问题

1.没有匹配的点很多，reference多于implementation的

2.verify的时候报了很多错

请问这是为什么啊如何修改？

ps：svf已经加了，另外设置忽略full case为false，不知道怎么办，请高手指点

reference, False, 如何

此帖出自FPGA/CPLD论坛

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eeleader

这些具体的问题你要具体分析了。constant有没有定义？库有没有加全？错误是什么？根据错误去查找问题。请把具体错误告诉大家，才好帮你分析！！！！！！！！！！！！详情回复发表于 2010-10-22 16:22

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eeleader

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五彩晶圆（高级）

沙发

发表于2010-10-22 16:22 只看该作者

这些具体的问题你要具体分析了。
constant有没有定义？库有没有加全？错误是什么？根据错误去查找问题。

请把具体错误告诉大家，才好帮你分析！！！！！！！！！！！！

此帖出自FPGA/CPLD论坛

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