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发表于2010-9-6 13:17 只看该作者

verilog全局变量使用 [复制链接]

请问verilog的全局变量是如何定义的？
因为有几个模块都要用到同一个变量
如: reg[7:0] time_counts;
如何在a.v文件和b.v文件中同时使time_counts这个变量？

上面几个问题，问出了verilog 全局变量的使用精髓。

verilog 全局变量定义：

在端口输出后面的定义的REG 类型变量是全局寄存器。

同一个全局变量在不同的always 模块可以读，但只能在同一个always模块赋值。

如果要在a.V 和b.v 两个文件使用同一个time_counts，可以使用元件调用

对于全局变量的引用，楼主能举个例子吗？谢谢详情回复发表于 2012-8-25 23:25

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232 帖子	0 TA的资源

发表于2010-9-7 14:40 只看该作者

楼主的回答很精辟

11 帖子	0 TA的资源

发表于2012-8-25 23:25 只看该作者

回复楼主 eeleader 的帖子

对于全局变量的引用，楼主能举个例子吗？
谢谢

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