verilog SOS

eeleader

verilog SOS [复制链接]

verilog 中 如果这么定义位宽 reg [7:0] abc; 与reg [0:7] abc; 二者之间有区别:

 

关于这个语句的定义：

注意几点：1。 reg [7:0] abc

        a<=X"00001111";

   则： a[7]='0';

 

            a[0]='1';

 

                 2. reg[0..7] abc;

       a<="00001111";

 

则：a[7]='1';

       a[0]='0';

 

不知道我说的对否？请指正

 

cscl

这个？是vhdl吧？

小志

赋值的话，仿真看一下就好了