VHDL中什么是非阻塞性赋值,阻塞性赋值

dadat

VHDL中什么是非阻塞性赋值,阻塞性赋值 [复制链接]

如题

bupt042761

一个有延时，一个没有
或说：  一个滞后，一不的意思 呵呵

bing

王金明的书上有说明
你可以去看看， 并有实例代码

clio4177

b <= a;    是非阻塞的

b = a;     是阻塞的

非阻塞
1）块结束后才完成赋值操作
2）b的值不是马上就改变
3）常用

阻塞
1）赋值完成之后块才结束（这就是阻塞叫法的来源）
2）b的值可能在赋值之后立即就变。
3）可能有意外

always @(posedge clk)
begin
   b <= a;
   c <= b;
end
当上升沿来时，b等于a，c等于b原来的值

always @(posedge clk)
begin
   b = a;
   c = b;
end
当上升沿来时，了马上等于a，c马上等于b，于是c=a了。

xss

补充下 嘿嘿

时序信号 尽量用 非阻塞
逻辑信号 尽量用 阻塞