vhdl中输入与输出端口的问题

yuezhiguang.4

vhdl中输入与输出端口的问题 [复制链接]

在下面的端口部分,b1,b2,b3到底是输入,还是输出啊???


LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY  amp IS
    PORT (     a1，a2 : IN BIT_VECTOR(3 DOWNTO 0);
            c1，c2,c3 : IN STD_LOGIC_VECTOR (3 DOWNTO 0);
            b1，b2，b3 : INTEGER RANGE 0 TO 15;
             d2,d3,d4 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END amp;

hemp

写错了或者inout，我没见过这么写的

sxfzdw

......
是我老眼昏花了？
integer是定义变量或信号的关键字吧！

0442323

顶2楼：）

fengyeshu

  顶 2楼，，


  楼主 你说 的 INOUT  是 可以做输入也可以做输出的。

chy211

signal or variable

lcw433

应该是写错了

阿喜Paul

多挣点分好下载！

suweibus

写错了，这句话不应该出现在port里面的

phb

是不是默认的是输入？ lz可以写个testbunch 自己测试一下么

yazi198166

在PORT里的应该只有in,out,inout,buffer吧！！应该是写错了

ywchen03

引用 9 楼 whlwa 的回复:
是不是默认的是输入？ lz可以写个testbunch 自己测试一下么

不要拿不标准的代码考验编译器，呵呵。

馨怡

应该是写错了~~

zzn511

很明显写错了啊
编译器看看能不能通过