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一粒金砂(初级)

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关于DS1302芯片的verilog程序 [复制链接]

各位大哥,我想问下DS1302芯片的CE与SCLK这两个时钟的时序该如何去写,DS1302芯片的资料给出在写命令数据与寄存器数据的时候CE必须为高电平,并且在写命令的时候SCLK必须是上升沿而在写寄存器数据时SCLK必须是一个下降沿。我想问下用verilog语句怎么给一个输入端口来一个上升沿或者下降沿。。。
下面是关于DS1302读写时序。。。
C:\Users\xierui\Desktop

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看来楼上讨论的童鞋没两个懂fpga,别把fpga当成单片机用,否则就是浪费。而且做逻辑设计直接赋值也行不通,要有触发条件。  详情 回复 发表于 2012-3-28 20:09
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一粒金砂(初级)

沙发
 
以前读书的时候学过verilog。我想了解的是,你的FPGA没有IO口吗?假如有,那肯定就可以配置上升下降沿啊。先高后低,再高。。。就有两个沿了。
 
 

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板凳
 
肯定有IO口了,但是我想问下FPGA的一个IO要来一个上升沿该如何去写,因为FPGA的延时确实是一个比较大的问题,而不向单片机产生上升沿一样,只要对某个IO赋完0再赋完1就可以了(因为单片机的一条指定执行的时间比较长)
比如有个sclk输出口,我要这个信号输出个上升沿该如何写?
  sclk<=1'b0;
  sclk<=1'b1;这样写肯定是不对的
恳请各位指点下、、、
 
 
 

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沿本来就很快的,你从低跳到高,越快越好。我这样理解的:你所说的问题不是在沿,而是在你的IO电平持续的问题,就是你不能让IO翻转的频率过快。你FPGA还处理其他事情吧?那你先让IO为低,处理其他事情,也就是过了一定时间,再给高,再去处理其他事情。再给低。
 
 
 

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一粒金砂(初级)

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对,我所说的问题就是在于电平所维持的时间的多少,也就是信号脉冲的宽度的问题,因为我是想要实现具有足够长的低电平的时间内在IO口上读取或写入一位数据,信号的波形的高电平与低电平维持的时间太短不足以实现这个动作。。。
 
 
 

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一粒金砂(初级)

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那么,假如你设置引脚为高,它应该会持续高电平,一直到你改变它为低电平为止,是吗?
 
 
 

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一粒金砂(初级)

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但是这个如何去写?
 
 
 

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一粒金砂(中级)

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看来楼上讨论的童鞋没两个懂fpga,别把fpga当成单片机用,否则就是浪费。而且做逻辑设计直接赋值也行不通,要有触发条件。
 
 
 

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看来楼上讨论的童鞋没两个懂fpga,别把fpga当成单片机用,否则就是浪费。而且做逻辑设计直接赋值也行不通,要有触发条件。
 
 
 

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