FPGA不同BANK之间存在延时吗？

littleshrimp

FPGA不同BANK之间存在延时吗？ [复制链接]

比如一个DDR3 可以把它的引脚分别连接到BANK1和BANK2吗？在BANK电压相同的情况下。

卿小小

FPGA不同BANK之间存在延时，从下面两个维度简单讨论一下：
//------物理因素
每个BANK都有自己的CLB（查找表）和IOB（输入/输出块），它们之间通过高速总线连接。
因此，如果在不同的BANK之间传输数据，则需要考虑到这些延迟。
特别的，当逻辑需要跨Die时，如果布局布线比较拥塞，会大概率出现比较严重的延时。
//------代码因素
代码因素主要考虑时序问题，主要是异步时钟的跨时钟域和同步时钟的传输路径过长两种情景。
这些和代码设计有很强的关联性。

//------额外补充一下DDR3设计的说明：
供电电压符合TRM手册（Technical-Reference-Manul）的接口需求，对于DDR3跨越多个Bank的场景，需要保证供电电压一致。
对于官方的IP，它已经考虑到占用多个Bank的场景，特别是DDR-MIG的接口频率。
设计者需要将精力放在IP参数设置、引脚分配等内容。

littleshrimp

卿小小 发表于 2023-11-22 14:54 FPGA不同BANK之间存在延时，从下面两个维度简单讨论一下： //------物理因素 每个BANK都有自己的CLB（查 ...

感谢回复，我后来也找到一些资料，DDR设计还是有很多需要注意点地方。每个品牌的FPGA要求都不太一样，好像大部分FPGA一片DDR可以跨相邻的2个BANK，只是还有一些其他要求，比如高云FPGA：

"保证DDR3的DQ[7:0]、LDQSn、LDQSp和LDM数据组信号分布在FPGA的同一DQ簇，本设计分配到了DQ5。 保证DDR3的DQ[15:8]、UDQSn、UDQSp和UDM数据组信号分布在FPGA的同一DQ簇，本设计分配到了DQ6。 "

卿小小

littleshrimp 发表于 2023-11-23 07:27 感谢回复，我后来也找到一些资料，DDR设计还是有很多需要注意点地方。每个品牌的FPGA要求都不太一样，好 ...

确实如你资料所查，DDR3的设计（原理图和Layout）需要一定的技术经验积累。

DDR3允许最多3个BANK（与厂家、型号有关）；

DQ需要与对应的DATA保持在同一个Die/Bank内。