Verilog代码里面assign后面的变量不用提前声明一下吗？

3mao

Verilog代码里面assign后面的变量不用提前声明一下吗？ [复制链接]

来看一个Synchronized Asynchronous Reset例子，Verilog代码如下：

module prac (
        clk,
        reset_n,
        dataa,
        datab,
        outa,
        outb
    );
    input        clk;
    input        reset_n;
    input        dataa;
    input        datab;
    output        outa;
    output        outb;
    reg            reg1;
    reg            reg2;
    reg            reg3;
    reg            reg4;
    assign    outa    = reg1;
    assign    outb    = reg2;
    assign    rst_n    = reg4;
    always @ (posedge clk or negedge reset_n)
    begin
        if (!reset_n)
            begin
                reg3    <= 1'b0;
                reg4    <= 1'b0;
            end
        else
            begin
                reg3    <= 1'b1;
                reg4    <= reg3;
            end
    end

    always @ (posedge clk or negedge rst_n)
    begin
        if (!rst_n)
            begin
                reg1    <= 1'b0;
                reg2    <= 1'b0;
            end
        else
            begin
                reg1    <= dataa;
                reg2    <= datab;
            end
    end
endmodule




其中的    assign    rst_n    = reg4;这一句
rst_n没有声明，这也行？
看来Verilog跟C语言区别还是有的嘛。。。

yuzhibing

这个代码肯定有问题的，rst_n到底是个什么东西？

aofa

没有仔细看代码，不过ASSIGN 后面的变量不声明也没关系，顶多产生一个告警，不影响使用，个人认为

防避风港

引用 1 楼 sherlock_lai 的回复:
这个代码肯定有问题的，rst_n到底是个什么东西？

同问

mekq

引用 3 楼 zhangwenlang 的回复:
引用 1 楼 sherlock_lai 的回复:
这个代码肯定有问题的，rst_n到底是个什么东西？
同问

rst_n是有reset_n得来的复位信号，rst_n是同步的复位，reset_n是异步的复位，异步复位不好，所以就用这种方式把异步的变成同步的。好处多多，防止亚稳态的发生。

整个代码是“同步化的异步复位”的复位方法。

复位信号的接收是按照“异步”方式的，避免了同步接收的缺陷：必须持续足够一个clk周期。
但是复位信号的“生效”阶段，用的是“同步”方式，避免了异步释放的缺陷：容易产生亚稳态


谢谢2楼的回答

rong2046

对复位信号的要求是异步assert，同步deassert，所以要用上述电路把全异步的reset-n作一个转换。
另外，verilog中默认为wire型变量

冬小麦

你就算综合过了，后面也过不了，试试吧。还是好好的编，没必要在这上面高创新