国产FPGA安路 高集成低功耗SF1系列FPSoC新品测评【开发板资源介绍+流水灯】

Grayson__

国产FPGA安路 高集成低功耗SF1系列FPSoC新品测评【开发板资源介绍+流水灯】 [复制链接]

 

        上期我们进行了开发环境的搭建，本期我们将进行开发板资源的介绍，并且运用Verilog语言进行简单的流水灯设计。

• 开发板资源介绍：

        1.SF1S60CG121I器件特点

        LUT4/LUT5混合结构，等效LUT4逻辑规模为5824；

        最大支持45.5Kb分布式和234Kb嵌入式存储器；

        源同步输入/输出接口；

        支持 LVTTL33,LVCMOS(3.3/2.5/1.8/1.5/1.2V), LVDS（ 3.3/2.5/1.8） 电平标准；

        2.2Gbps per line MIPI 硬核控制器；

        2x64Mb 200MHz 存储器+硬核控制器；

        RISC-V MCU 硬核最大主频 160Mhz；

        丰富的片上时钟资源；

        支持多种配置模式；

        增强了安全设计保护，拥有唯一的64 位 DNA。

 

        2.SF102 DEMO 板可验证 FPGA+RISC-V 硬核， 也可通过对应的 MIPI 拓展口， 满足各种 MIPI 测试需求。开发板外接25MHz有源晶振，从 SF1S60CG121I 全局时钟管脚（IO_R1P_0,GCLK3）输入，由 Type-C 接口提供 5V 供电，

                    

        3.RISC_V MCU 硬核
        支持RV32IMCA指令集，采用三级流水线设计，支持机器模式和用户模式，支持PMP，拥有通用外设 SPIM、IICM、UART、GPIO 等，配有专用的JTAG调试接口。MCU模块结构如下图所示：

        

        

        4. FPGA配置。SF1 器件支持 4 种配置方式， 分别是从动串行， 从动并行， 内部 SPI 模式和 JTAG 配置模式。 内部 SPI 模式支持 x1/x2/x4 位宽。 配置模式由内部 feature 寄存器决定， 默认为内部 SPI 模式 x1。具体配置如下图所示。

 

        5. SF1 系列 FPGA 内嵌 2 个多功能锁相环， 可实现高性能时钟管理功能。 可以实现时钟分频、 倍频、占空比调整、 输入和反馈时钟对准、 多相位时钟输出等功能。其特性表如下所示，PLL支持四种反馈模式：源同步模式、无补偿模式、普通模式、零延迟缓冲模式。PLL 的时钟源头可以来自于芯片引脚或者芯片内部的不同其他资源。

 

          6. SF1的DSP模块安路科技在 SF1 芯片上为实现数字信号处理而做的一个专用乘法模块，可以配置成一个 18x18 乘法器， 或者配置成两个 9x9 乘法器。根据乘法器的操作模式， 可以用 18 bit 或 36 bit 的形式来使用输出寄存器对嵌入式乘法器的输出进行寄存。乘法器模块的体系结构如下图所示。

 

        7. 输入输出逻辑单元IOL。SF1的输入输出寄存器逻辑都可以配置三种模式：普通输入输出模式、SDR输入输出模式，DDR输入输出模式。

        8. 输入输出缓冲器IOB。SF1 的 IOB 均为增强型 IOBE， 统称为 IOB， 每个 IOB 包含输入、 输出和三态驱动器。 这些驱动器可以按照各种 I/O 标准配置。

以上信息参考安路 DS800_SF1_Datasheet 资料，可在安路官网查找。

 

• 流水灯设计：

        本次实验使用到开发板的三个LED，使用 Verilog 语言进行流水灯模块的编写，流水模式为三个LED间隔100ms以此亮灭。首先打开TangDynasty（简称TD），在上栏Project中点击New Project，进行流水灯工程的新建。Device Family选择SF1，Device Name选择SF1S60CG121I，完成后点击OK，如下图所示。

        新建工程完成后就可以进行.V文件的编写了。点击上栏Source中的New Source,勾选  Add To Project,点击OK。如下图所示。之后就可进行代码编写。代码见附件。

       

        代码编写完成并保存后，双击IO Constraints，进行管脚约束，如下图，设置完成后点击左上角保存，选择Single Line，点击OK。

 

        

        之后后依次双击Read Design，进行文件读入；Optimize RTL，进行RTL级优化；Optimize Gate，进行门级优化。也可直接右击Syn Opt然后点击Run。代码若无问题则如下图所示，本次均采用默认方式优化，具体优化方式不再叙述，可查看使用手册。对于布局布线以及生成bit流文件，都在Phy Opt中，具体操作与上方一样。

        以上操作均无误后即可点击Download进行板级验证，将bit流文件下载到板子上。现象是3个LED呈现流水闪烁，间隔是100ms。  

        点击add，选择bit文件，之后点击Run即可下载。注意，在这之前需开启开发板电源。

   

 演示视频

VID_20230220_143435

 

工程代码

led.zip (388.35 KB, 下载次数: 1)

2023-2-20 14:29 上传

点击文件名下载附件
流水灯

 
     

        

Jacktang

用Verilog语言进行简单的流水灯不错

感觉还是 FPGA配置稍微麻烦一些

火辣西米秀

下载连接线用的什么接口？

Grayson__

火辣西米秀 发表于 2023-2-26 08:40 下载连接线用的什么接口？

安路的fpga下载器，type B + 10pin