DDR3/4都还没玩够，DDR5已经来啦

yvonneGan

DDR3/4都还没玩够，DDR5已经来啦 [复制链接]

作者：一博科技高速先生自媒体成员 黄刚
 

“我们的DDR3运行得很稳定！”，“我们的DDR4系统的运行速率和带宽都足够了！”当大家还在沉浸在DDR3和DDR4给你们带来的稳定和高带宽高速率的时候，高速先生悄悄的告诉大家，DDR5已经来啦！！！
 
高速先生在研讨会或者和客户培训的时候，每当讲到DDR的文档，都会把这张DDR的发展历程图拿出来介绍，给大家讲述DDR技术的发展进程。

从这张图上可以看到，DDR的发展基本上是在新世纪开始的，然后每隔5年左右就会更新一代，所以高速先生在这几年DDR4的设计和仿真做得如火如荼的时候，也开始慢慢关注DDR5啥时候正式release。一度高速先生还以为可能已经到达了技术的瓶颈，可能需要很长的时间才能出来。就当我们都对DDR5不报希望的时候，结果它就悄悄的来了。从2017年就已经传出消息说JEDEC就宣称将在2018年完成DDR5内存的最终标准，而我们熟知的几家颗粒厂商也同时在研发DDR5的产品，但是最终的标准直到2020年下半年才正式登场！
 
好，那我们赶紧开始说点关于DDR5的干货吧。首先我们有一张表格可以基本总结了DDR4到DDR5有哪些重要的更新。

高速先生大概看了下，从大的方面来看主要就是容量和速率的更新，伴随着电平的进一步降低，另外从内部来看，包括了突发长度，预存取的增加还有就是加入了检验和纠错的ECC技术，会使得内存系统运行起来更具稳定性。而从我们SI的角度来看，最有用的几点我们在下面单独拧出来讲。

高速先生认为以下的4点是对PCB设计和信号质量有比较大的突破和改善：

1， DQ信号增加了DFE均衡的功能，加入高速串行信号的技术，这样的话在DQ速率不断提升的情况下是非常有意义和作用的。这样就使得有效的改善DQ信号在高速传输过程中的性能，具备把即将闭合的眼图通过均衡重新打开的能力。

2， 地址信号的ODT功能，之前我们在DDR3或者DDR4应用的时候，ODT功能只存在于DATA信号，因此我们能看到在设计上数据信号不需要额外加端接电阻，并且通过仿真也能看到ODT对data信号的帮助是非常大的。现在DDR5把ODT的功能也应用到了地址控制信号里面去，这样的话我们地址控制信号也不需要额外加端接电阻了，这对于PCB设计和信号质量预计也是会有很大的帮助，尤其是在1拖多颗粒应用的时候。

3， 地址控制信号也有training的功能，这个会有部分朋友不是特别理解。DDR4的时候data信号有了training的功能后，同组信号的电平和时序都可以进行自动的对齐，一定程度上可以缓解我们PCB设计或者外界干扰带来的时序和电平的偏移，并而这个时候我们的data信号就可以简单的用眼图的形式来判断性能，而不需要像DDR3以前有建立保持时间的方法去判别，这样的话对于我们仿真来说会更有效率。

4， 根据一些功能的变化和调整减小了地址控制信号的引脚数，这个不用高速先生多说了，对于PCB工程师来说绝对是福音。

综合以上的一些重大改善，厂家们还给出了更为直观的“宣传广告”，用数据来说明DDR5对整个内存总带宽的巨大提升作用！

 

说到引脚数，我们也可以看看DDR5颗粒的引脚情况哈，DDR5的引脚排布根据不同位宽分成了好几种数量的封装。分别有X4/X8的78pin和82pin，和X16的102pin和106pin。

根据位宽和寻找方式的不同，一颗DDR5颗粒的容量变化跨度是非常大的，可以从最小的8Gb到最大的64Gb，这两种容量的构成方式分别是下面这样子的。

 

好，本期的文章就先对DDR5做一些定量的一些概述，如果大家觉得这篇文章对于DDR5的介绍还不够干货的话，高速先生准备在下一期的文章放大招，给大家show一下DDR5的相关技术在真正仿真中对信号性能的改善哈，敬请期待哦！

freebsder

不上DDR5不准装win12

Jacktang

等着楼主的DDR5的相关技术放大招

hqli126

DDR5的好文章，期待进一步的介绍。

xiaobingma

等着新文

Verifone

技术发展的实在太快了，有点跟不上了，学硬件的太累了