常见的数字电路Verilog 语言表达

eeleader

常见的数字电路Verilog 语言表达 [复制链接]

电平敏感的1 位数据锁存器
module latch_1(q,d,clk);
output q;
input d,clk;
assign q = clk ? d : q; //时钟信号为高电平时，将输入端数据锁存
endmodule
带置位和复位端的1 位数据锁存器
module latch_2(q,d,clk,set,reset);
output q;
input d,clk,set,reset;
assign q = reset ? 0 : (set ? 1 : (clk ? d : q));
endmodule
8 位数据锁存器
module latch_8(qout,data,clk);
output[7:0] qout;
input[7:0] data;
input clk;
reg[7:0] qout;
always @(clk or data)
begin
if (clk) qout<=data;
end
endmodule

emnqsu

呵呵，刚在(ˇˍˇ） 学verilog HDL···