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发表于2010-6-28 11:25 只看该作者

【FPGA设计小技巧】门控时钟为啥设计中不能用？ [复制链接]

w计数终点信号会产生毛刺，使用该信号作时钟会引起问题。

MSB布线更短，信号变化先到达与门。与门会“感知”到1111的中间态。由于与门为电平敏感，会输出高电平的毛刺，从而引起寄寄存器误作。如下图：

所以门控时钟驱动D触发器问题很多，千万不能用来作为主时钟！

呵呵，楼主可以做一个 FPGA问答集锦了发帖时，加入【FPGA小技巧】？详情回复发表于 2010-6-28 11:57

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发表于2010-6-28 11:57 只看该作者

呵呵，楼主可以做一个 FPGA问答集锦了
发帖时，加入【FPGA小技巧】？

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