【FPGA设计小技巧】关于FPGA时钟方面的几个概念：时延，中间态和速度

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【FPGA设计小技巧】关于FPGA时钟方面的几个概念：时延，中间态和速度 [复制链接]

w当寄存器间数据传递的时延超过一个时钟周期，下游寄存器不能在下一个时钟周期采样到本时钟周期给出的上游数据，出现错误。

w当时钟来临时，寄存器输入发生变化，会采样到中间态。

- 建立时间不能被满足，就会采样到中间态，最后的采样结果不确定。

w避免采样不到和采样到中间态的方法是满足时延要求

w系统中的最大时延决定了系统的速度，也决定了系统能正常工作的最大时钟频率。