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bioger

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一粒金砂（高级）
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发表于2019-7-22 19:10 只看该作者
 

FPGA实例化问题 [复制链接]

各位大神，问个问题哈，如下所示：

module test（A,B,C）

endmodule

test t1（.A(AX),.B(BX),.C(CX)）

 

如上述所示，为实例化test模块，但是我没给A,B,C是值都是变量，我想问一下，这样可以吗？

如果可以，开始变量没有赋值时，他按照什么执行呢？

EE_FPGA
此帖出自FPGA/CPLD论坛

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chenzhufly
虽然看起来是软件代码似的，但fpga最终是转换成电路的，也就是会映射到管脚的电平状态，有个默认状态（高 or 低）   详情 回复 发表于 2019-7-22 23:34
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chenzhufly

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版主
沙发
发表于2019-7-22 23:34 只看该作者
 

虽然看起来是软件代码似的，但fpga最终是转换成电路的，也就是会映射到管脚的电平状态，有个默认状态（高 or 低）

此帖出自FPGA/CPLD论坛

点评

bioger
好的 谢谢  详情 回复 发表于 2019-7-23 13:12
个人签名生活就是油盐酱醋再加一点糖，快活就是一天到晚乐呵呵的忙
===================================
做一个简单的人，踏实而务实，不沉溺幻想，不庸人自扰
 
 
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bioger

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一粒金砂（高级）
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 楼主| 发表于2019-7-23 13:12 只看该作者
 
chenzhufly 发表于 2019-7-22 23:34 虽然看起来是软件代码似的，但fpga最终是转换成电路的，也就是会映射到管脚的电平状态，有个默认状态（高 o ...

好的 谢谢

此帖出自FPGA/CPLD论坛
 
 
 
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