基础问题：关于 verilog中 for 的综合问题

eeleader

基础问题：关于 verilog中 for 的综合问题 [复制链接]

reg [7:0] row1 [33:0]; // 34 byte RAM
reg [5:0] index;  // used as variable in shifting operation

for(index=0;index<34;index=index+1)  
  row1[index] <= 8'b0;
问题：
         ①该语句可综合吗？
         ②如果能综合的话会产生什么结构呢？
         ③还有就是有没有其它更好的写法？

该语句不能综合：
         在QUARTUSR软件中是不支持这种写法，FPGA语言写得越基础越好，编译效率越高；越高级的写法对于FPGA综合越不好。如果比如上面的语句，推荐用两种方法实现。CASE 语句并行实现。或IF  ELSFI  ELSE 结构实现。

        当然，也不排除用高级的编译器支持上面的写法的

chenzhufly

  这种写法是支持的

请参考verilog-2001 behavioral and synthesis enhancements

其中写到:
Multidimensional  arrays are intended to be synthesizable and most vendors will likely have this capbility implemented around the time that the verilog 2001 LRM becomes an official IEEE standard


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没看仔细,原来有个for,haha
以上就当是个科普，针对Multidimensional  arrays吧

[ 本帖最后由 chenzhufly 于 2010-6-8 11:05 编辑 ]

eeleader

我目前在QUARTUS中使用和测试，这种FOR 循环式不支持的。我个人认为对FPGA和CPLD编程一般不需太高级！

yuphone

綜合的効菓有可能不是妳希望的。for僅用於複製電路。

chenzhufly

写testbench的时候 还是很好使的 用for方便

tx_xy

在编程时 还没有用过for语句 。。。 :$