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五彩晶圆(高级)

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关于FPGA的AD转换有人做过么? [复制链接]

我用的是AD0804,按时序图写出的状态机程序,但是在数码管老是无法正常显示,数字不是老跳就是定在一个值不动,我让其每隔0.5秒就转换一次

always@(posedge clk)

if(sw)

begin

cs<=1;

rd<=1;

wr<=1;

statead<=idle;

end

else

case(statead)

idle:

if(reset)

begin

statead<=start;

cs<=0;

end

else

statead<=idle;

start:

begin

statead<=deng;

wr<=0;

cntwr<=0;

end

deng:

if(cntwr==4'd6)

begin

cntwr<=0;

wr<=1;

statead<=nobusy;

cntbusy<=0;

end

else

cntwr<=cntwr+1;

nobusy:

if(cntbusy==19'd5000)

begin

cntbusy<=0;

statead<=trans;

rd<=0;

cnttrans<=0;

end

else

cntbusy<=cntbusy+1;

trans:

if(cnttrans==4'd10)

begin

cnttrans<=0;

vol<=db;

rd<=1;

statead<=final;

end

else

cnttrans<=cnttrans+1;

final:

begin

statead<=idle;

cs<=1;

end

endcase


注意打****号的语句,我感觉问题是不是就是出在这里,按datasheet里wr置高后有一段nobusy又有一段busy的时间,这段时间我一直不知道到底该取多少。。。请问这个延时过长的话或过短的话分别会造成什么情况啊?当然。。。我认为可能是这里有错误,可能其他地方时序也有不对,能有哪位好心人能全部看看就最好不过了
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个人感觉很可能是时序的问题  你没有读取忙状态以及应对忙状态的描述  所以希望你再好好看看datasheet  主要看看时序是否符合  详情 回复 发表于 2012-3-11 13:17
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纯净的硅(高级)

沙发
 
建议把芯片时序图和你的程序仿真结果贴出来 。。。
光看程序 谁都不知道对不对啊 。。。
此帖出自FPGA/CPLD论坛
 
 

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一粒金砂(高级)

板凳
 
就是有效电平的持续时间咯,呵呵。首先我看不懂硬件描述语言,这些保持时间要符合硬件要求,datasheet要求延时多长,你就按照它就OK了,假如还不行,估计不是延时的问题,时序。。。
此帖出自FPGA/CPLD论坛
 
 
 

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一粒金砂(中级)

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个人感觉很可能是时序的问题  你没有读取忙状态以及应对忙状态的描述  所以希望你再好好看看datasheet  主要看看时序是否符合
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五彩晶圆(高级)

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感谢热心人!

此帖出自FPGA/CPLD论坛
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