社区首页
★ 社区积分制度 ★ 新手必读 ★ 申请版主★
 

论坛

切换旧版
返回列表 发新帖 回复
阅 6870|回 3
eeleader

6892

帖子

0

TA的资源

五彩晶圆（高级）
楼主
发表于2010-5-21 12:23 只看该作者
 

FPGA中pll使用的问题 [复制链接]

altera cycloneIII的FPGA，在设置PLL时出现问题，
生成后的PLL模块共四个端口：areset,inclk0,c0,locked,
将晶振时钟输入引脚直接连入inclk0，并将某个PLL_CLKOUT连接到c0,
但是观察并没有任何时钟输出信号，
那么对于PLL输出引脚是必须要综合后使用的PLL配对还是可以用任意一个PLL_CLKOUT呢，因为我们是无法得知FPGA具体使用的哪一个PLL的，
另外是不是FPGA任意一个时钟输入端都可以接到所有的PLL上？
时钟, 晶振
此帖出自FPGA/CPLD论坛

最新回复

emnqsu
只需保留inclk0,c0就可以了，inclk0用于实验班上的时钟,c0是分频后的时钟···  详情 回复 发表于 2010-5-22 20:42
点赞 关注
个人签名一个为理想不懈前进的人，一个永不言败人！
http://shop57496282.taobao.com/
欢迎光临网上店铺！
 
FPGA论坛  CPLD论坛  FPGA教程
回复
举报
chenzhufly

5979

帖子

8

TA的资源

版主
沙发
发表于2010-5-21 14:56 只看该作者
 
areset,locked, 在生成的时候不选

只需保留inclk0,c0就可以了
这样你例化的时候也会简单很多
此帖出自FPGA/CPLD论坛
个人签名生活就是油盐酱醋再加一点糖，快活就是一天到晚乐呵呵的忙
===================================
做一个简单的人，踏实而务实，不沉溺幻想，不庸人自扰
 
 
FPGA培训  FPGA设计  verilog教程
回复
举报
qushaobo

370

帖子

0

TA的资源

纯净的硅（中级）
板凳
发表于2010-5-22 10:27 只看该作者
 

呵呵,二楼的是对的,

什么时间反馈了,对边沿了,人全对给你做了.
此帖出自FPGA/CPLD论坛
 
 
 
回复
举报
emnqsu

221

帖子

0

TA的资源

一粒金砂（初级）
4楼
发表于2010-5-22 20:42 只看该作者
 
只需保留inclk0,c0就可以了，inclk0用于实验班上的时钟,c0是分频后的时钟···
此帖出自FPGA/CPLD论坛
个人签名学习
 
 
 
回复
举报
返回列表 发新帖 回复
您需要登录后才可以回帖 登录 | 注册

活动 更多>>
开源项目 更多>>
随便看看
查找数据手册?
搜索

EEWorld Datasheet 技术支持

热门标签
相关文章 更多>>
新帖速递
关闭
站长推荐上一条 1/9 下一条

 
EEWorld订阅号

 
EEWorld服务号

 
汽车开发圈

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关： 国产芯 安防电子 汽车电子 手机便携 工业控制 家用电子 医疗电子 测试测量 网络通信 物联网

用户热搜：

北京市海淀区中关村大街18号B座15层1530室 电话:(010)82350740 邮编：100190

电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2025 EEWORLD.com.cn, Inc. All rights reserved
快速回复 返回顶部 返回列表