RE辐射骚扰问题

elec32156

RE辐射骚扰问题 [复制链接]

 

请教下，目前有做一个项目，实验室测试RE（辐射骚扰）发现功率超标，30M~1Ghz的范围，此项目带WIFI，测量SDIO的CLK时钟输出波形，发现畸变严重，怀疑是此CLK辐射超标，看超标的频率应该是CLK本身频率的多次谐波导致，有没有什么好的办法能够优化呢？消除谐波分量，谢谢。

qwqwqw2088

辐射骚扰要好好分析一下电路才能根治
根据电路原理分析源头
大于30M~1Ghz的范围
检查是否有高频晶振，检查该晶振外壳接地情况

qwqwqw2088

加磁珠吸收晶振振荡谐波，
或加共模电感
或在电源线加套磁环，
找到源头后加屏蔽
但要看具体电路试验测试效果决定

elec32156

qwqwqw2088 发表于 2018-10-16 22:20
加磁珠吸收晶振振荡谐波，
或加共模电感
或在电源线加套磁环，
找到源头后加屏蔽
但要看具体电路试验测 ...

这个分析是SDIO的CLK时钟的谐波辐射导致，这个SDIO-CLK时钟是主芯片直接输出的，频率为50MHZ，而主芯片的时钟是24M，晶体输出波形是标准的正弦波，没有问题；
目前的调试方案是在芯片输出口增加RC滤波，220R+18PF配置，输出时钟波形如图，重新测试RE辐射骚扰，测试通过，如图，但是，余量不足，我想提升下余量，还未串联磁珠尝试；谢谢。

elec32156

RC滤波后的波形确实是好看多了，应该是滤除了一部分谐波成分，峰峰值也降低了100mv，继续做实验。

qwqwqw2088

elec32156 发表于 2018-10-18 09:35
RC滤波后的波形确实是好看多了，应该是滤除了一部分谐波成分，峰峰值也降低了100mv，继续做实验。

主要还是要查清30M~1Ghz的范围辐射骚扰

频率为50MHZ的SDIO-CLK时钟采取一些措施，再看看
EMI整改确实多测多试

elec32156

qwqwqw2088 发表于 2018-10-18 11:14
主要还是要查清30M~1Ghz的范围辐射骚扰

频率为50MHZ的SDIO-CLK时钟采取一些措施，再看看
EMI整改确实 ...

请教下，我加了1.8K磁珠+18pf电容，测得经过磁珠之后的波形已经趋近与标准的正弦波了，但是峰峰值幅度比经过磁珠之前还要高，这是什么原因？如图，磁珠前面峰峰值2.72，磁珠后面4.48V，谢谢。

qwqwqw2088

elec32156 发表于 2018-10-19 16:32
请教下，我加了1.8K磁珠+18pf电容，测得经过磁珠之后的波形已经趋近与标准的正弦波了，但是峰峰值幅度比 ...

选择的时候就要看磁珠的特性曲线,阻抗Z曲线的值与电阻R的相当
或者说明之前的峰值就欠一些

topwon

sdio的高速走线是用了导线连接还是只在PCB上走线呢？

elec32156

topwon 发表于 2018-10-22 09:12
sdio的高速走线是用了导线连接还是只在PCB上走线呢？

在PCB上走线的，但是没有做GND保护。

topwon

elec32156 发表于 2018-11-8 09:29
在PCB上走线的，但是没有做GND保护。

没做地保护是指CLK两边没有跟随地线呢？还是说参考面都没有用地平面？看起来最初的波形信号失真由反射影响的可能很大，估计是信号完整性的问题，在源端加磁珠的方式也就是吸收SI不良造成的反射能量的治标手段，解决SI问题才是治本吧。

elec32156

topwon 发表于 2018-11-8 11:12
没做地保护是指CLK两边没有跟随地线呢？还是说参考面都没有用地平面？看起来最初的波形信号失真由反射影 ...

参考平面是完整的地平面，但是CLK走线在表层，且跟SDIO DATA并行走线，并没有单独两边拉地保护。从源端到接收端绕了整个板子半圈。从输出端量测到的波形就是失真的，有什么方法能确定是不是反射造成的呢？