Q&A工程师在线：FPGA领域相关问题，可在此提问

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EEWORLD在这里期待与你讨论。

欢迎大家多多说出自己的想法，并帮助坛子里的朋友回答问题~~

工程师介绍：

HDLWORLD：我们的FPGA版主一一熟悉各种EDA设计工具……
Ricky_su：将自己的所感所想一一归结整理，且较擅长Xilinx器件的使用
Sea_eeworld：比较熟悉运用Cyclone和CycloneII的产品，做过信号发生相关项目
Eric: 对产业和技术有比较清晰的认识，擅长Altera器件的使用
wenhuawu：擅长硬件平台
jimlin：骏龙科技 ALTERA产品线的的FAE，擅长FPGA设计应用

小志提醒：提问前，请先试着自己找答案，考虑周全，准备好你的问题，精确描述……具体可参见提问必读：获取最优答案的最快途径

daicheng

1：有想问各位高手有没有做过关于：Petalinux 或者 BlueCat linux 的！
2：做过相关软核的项目

gaoxiao

FPGA入门要学习那些东西啊？

daicheng

我在用EDK 做了一个 MicroBlaze 编辑完成后，我把系统内核放到EDK下，设置添加操作系统时没有其它系统的选项，只有如图：

不知道为什么

daicheng

问题已经解决，拷贝petalinux_v1_00_b E:\xinlinx1\EDK\sw\lib\bsp中
详细配置有时间写到博客中

gaoxiao

工程师在哪里啊？为什么啦，人气不旺啊！

izhangdan

您好，我打算做一个用fpga实现的语音识别。刚开始就被难住了，要用麦克风通过fpga进行语音输入该怎么实现啊？我是个初学者希望多多指教。

izhangdan

您好，我打算做一个用fpga实现的语音识别。刚开始就被难住了，要用麦克风通过fpga进行语音输入该怎么实现啊？我是个初学者希望多多指教。

HDLWorld

找一个有AD的FPGA开发板，把音频信号通过AD采下来，传给FPGA进行处理，做点滤波，均衡之类的处理，然后再通过DA送出去。

Ricky_su

1. PetaLinux应该蛮多人用了。
可以参考这些网址：
http://www.fpganotes.com/petalinux/
http://www.openhw.org/myspace/blog/show.php?id=153184
http://www.openhw.org/myspace/blog/show.php?id=167927

BlueCat没用过。

Ricky_su

原帖由 gaoxiao 于 2009-5-20 18:35 发表
FPGA入门要学习那些东西啊？

这个问题太泛了。很多很多东西要学。
FPGA知识基本分为这些方向：
器件结构 - FPGA芯片的内部构架
编程软件 - VHDL, Verilog 语言和ISE软件(综合工具、仿真工具、布局布线工具等)的使用方法
硬件问题 - PCB画板、信号完整性、高速IO、配置电路等等
嵌入式 - 使用EDK进行嵌入式设计
DSP设计 - 使用Matlab和Sysgem Generator进行DSP算法设计和实现

入门时可以参考这篇文章：
http://www.fpganotes.com/Xilinx_Web_Guide/

Ricky_su

原帖由 izhangdan 于 2009-5-25 07:24 发表
您好，我打算做一个用fpga实现的语音识别。刚开始就被难住了，要用麦克风通过fpga进行语音输入该怎么实现啊？我是个初学者希望多多指教。

首先，如果手上有一块带FPGA、DA、AD的demo板，就方便很多
其次，从流程上来说，语音输入就是通过AD把MIC输出的模拟信号转换成数字信号。如果有demo板的话看一下demo板上的AD芯片的datasheet和例子就应该能明白怎么回事了。
然后，真正的语音识别，就是算法问题了。不懂。

Ricky_su

原帖由 gaoxiao 于 2009-5-23 15:02 发表
工程师在哪里啊？为什么啦，人气不旺啊！

因为时间原因，会隔一段时间回答大家的问题！

wenhuawu

具我所知，TI有专门的语音AD/DA芯片，操作起来非常方便，如TLC320AD50就是一款中低端的语音芯片，你可以看下能够满足你要求不

heningbo

我在用quartus时，在引脚设置好了后
发现自己要重新定义引脚
比如：data[1]定义为87引脚
但是有想改为data【3】
发现不能改

高手指点一下
可以通过论坛的短信息通知我可以吗？

xiaocai001

请问一下，如果编译之后出现如下的报警，应该如何解决呢？谢谢！
“xxxx was determined to be a clock but was found without an associated clock assignment”

jyl

呵呵，不知道是不是这个问题。
87引脚是不是还定义着data【1】呢，先把data【1】定义成其他的引脚，再将87引脚定义到data【3】

jyl

好像同样是引脚问题啊，XXXX是时钟，定义的pin是否合适。

Ricky_su

原帖由 xiaocai001 于 2009-5-30 09:32 发表
请问一下，如果编译之后出现如下的报警，应该如何解决呢？谢谢！
“xxxx was determined to be a clock but was found without an associated clock assignment”

这个warning说明你的一个时钟信号没有放在专用时钟管脚上。
需要检查：
1. 这个信号是不是你期望的时钟信号？还是被综合器误将普通信号综合成了时钟信号？有没有在代码中用过这个信号的上升沿/下降沿？
2. 如果是期望的时钟信号，那么是否有可能调整管脚位置约束到专用时钟管脚？如果不行的话，这条时钟线上的延时会比较大。但是整个布局布线还是可以进行下去的。

Eric-h

至少在.qsf文件中就可以直接修改。

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