基于EDA工具的FPGA/CPLD开发流程

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基于EDA工具的FPGA/CPLD开发流程 [复制链接]

1、 文本/原理图编辑与修改。首先利用EDA工具的文本或图形编辑器将设计者的设计意图用文本（ABEL-HDL程序）或图形方式（原理图或状态图）表达出来。
　　2、 编译。完成设计描述后即可通过编译器进行排错编译，变成特定的文本格式，为下一步的综合做准备。
　　3、 综合。这是将软件设计与硬件的可实现性挂钩，是将软件转化为硬件电路的关键步骤。综合后HDL综合器可生成ENIF、XNF或VHDL等格式的网表文件，他们从门级开始描述了最基本的门电路结构。
　　4、 行为仿真和功能仿真。利用产生的网表文件进行功能仿真，以便了解设计描述与设计意图的一致性。（该步骤可以略去）
　　5、 适配。利用FPGA/CPLD布局布线适配器将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、布局布线。该操作完成后，EDA软件将产生针对此项设计的适配报告和JED下载文件等多项结果。适配报告指明了芯片内资源的分配与利用、引脚锁定、设计的布尔方程描述情况。
　　6、 功能仿真和时序仿真。该不妨真实接近真实器件运行的方针，仿真过程已将器件的硬件特性考虑进去了，因此仿真精度要高的多。（该步骤也可略去）
　　7、 下载。如果以上的所有过程都没有发现问题，就可以将适配器产生的下载文件通过FPGA/CPLD下载电缆载入目标芯片FPGA或CPLD中。
　　8、 硬件仿真与测试。