模数转换器时钟优化

lixiaohai8211

模数转换器时钟优化 [复制链接]

系统时钟优化可以提升系统的性能，但也颇具挑战性。为模数转换器设计抖动为 350 飞秒(fs)的编码电路是相对容易的，但这是否能够满足当今的高速需求？例如，测试 AD9446-100 (16 bit 100 MHz ADC) 时，在 Nyquist 区使用 100 MHz 的采样时钟频率， 350 fs 的抖动将使信噪比(SNR)下降约 3 dB。如果在第三 Nyquist 域中使用 105 MHz 的模拟输入信号测试相同的设备，SNR 下降可达 10 dB。为了将时钟抖动减 少，设计者需要理解时钟抖动来自哪里，以及 ADC 能够允许多大的抖动。如果在电路设计完成后才发现时钟电路性能受抖动的限制，并且在设计阶段中本可以很容易地避免该问题发生，这时已经太晚了。
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2010-3-17 08:24 上传

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