UCF时钟约束例子

樱雅月

UCF时钟约束例子 [复制链接]

module design_top(clk, A, B, C, D, E);
endmodule


NET "clk" TNM_NET = clk;
TIMESPEC TS_clk = PERIOD "clk" 20 ns HIGH 45% INPUT_JITTER 1 ns;　　周期20ns，占空比45%，时钟抖动1ns

NET "A" OFFSET = IN 10 ns VALID 20 ns BEFORE "clk" RISING;    输入端数据比时钟提前10ns，这个10ns是要通过对接芯片的延时和线路延时进行严格估计的。

NET "D" OFFSET = OUT AFTER "clk" REFERENCE_PIN "C";　这个约束仅仅是个分析，不对电路进行约束，因为假如我们的输出DFF放在IOB中，这个输出延时是固定的，除非是外部电路时序比较紧张，才需要将DFF放在IOB 之外，然后进行约束。