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刘123

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一粒金砂（中级）
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发表于2018-9-19 16:36 只看该作者
 

用vhdl写个FRAM读写数据程序 [复制链接]

当en信号为高电平时候开始写操作，传给scb_wr_fram_data(scb_wr_fram_data是一个计数器的值),然后经过一个状态机把scb_wr_fram_data分成两部分，分别传给write_data,但是从debug中可以看出，写操作好没有循环一次，那个scb_wr_fram_data还在加，求解答，谢谢




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jpf
感觉你都懂状态机了，还能是小白嘛~哈哈哈哈哈哈  详情 回复 发表于 2018-9-20 13:12
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jpf

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一粒金砂（中级）
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发表于2018-9-20 09:22 只看该作者
 
你怎么学习的FPGA，教教我呗，万分感谢！
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刘123
我也是小白，怎么教你  详情 回复 发表于 2018-9-20 12:27
 
 
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刘123

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一粒金砂（中级）
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 楼主| 发表于2018-9-20 12:27 只看该作者
 
jpf 发表于 2018-9-20 09:22
你怎么学习的FPGA，教教我呗，万分感谢！

我也是小白，怎么教你
此帖出自FPGA/CPLD论坛

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jpf
感觉你都懂状态机了，还能是小白嘛~哈哈哈哈哈哈  详情 回复 发表于 2018-9-20 13:12
 
 
 
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jpf

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一粒金砂（中级）
4楼
发表于2018-9-20 13:12 只看该作者
 
刘123 发表于 2018-9-20 12:27
我也是小白，怎么教你

感觉你都懂状态机了，还能是小白嘛~哈哈哈哈哈哈
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