请教时序分析报告中的Actual tsu是怎么算出来的？

dongshusong

请教时序分析报告中的Actual tsu是怎么算出来的？ [复制链接]

大家好，下面的第一张图是我时序分析后的对stu的报告，第二张图是报告中第一行的Technology Map Viewer图。我想知道报告的第一行中的那个Actual tsu值（即9.308）是怎么得来的，与第二张图中括号内的数值是什么关系，我算了一下也不是这些数字的总和，那么这个建立时间tsu=9.308是怎么算出来的啊，多谢各位指点！

jyl

Actel tsu 是实际的建立时间，通过电路中的元件延迟时间与时钟周期得到的，需要的建立时间是30ns，所以有违例，会报警。

第二个应该是另一个的报警吧，和第一个没关系的。

FPGA综合时，时序可看可不看，呵呵，测试通过就可以了

dongshusong

谢谢楼上，我现在不关心那个报警信号，只是想知道Actual tsu与下面那张图中的数字是什么关系，望解答

HDLWorld

每个逻辑单元中的门延迟和线延迟的值相加就是一层逻辑的总延迟。

wenhuawu

按以上操作后，你就会看到Info栏中的列有，分别有pin to register ,  Micro setup,clock offset等，他们之间的计算关系是https://home.eeworld.com.cn/my/sp ... 25&do=blog&id=22688
同时还可以在Timing closure floor中看到，各个延时分别在逻辑单元平面是是指哪些路径中的延时，以便做出时序约束策略。

[ 本帖最后由 wenhuawu 于 2009-11-15 10:06 编辑 ]