一份关于NIOSII的入门资料

ptwang

一份关于NIOSII的入门资料 [复制链接]

大家可以看看

hamiltoncai

这个文档挺基础的，一步一步教你如何操作。

dirk99

正需要，谢谢！！！！！！！！！！

bigcha

好东西，谢谢分享，下来看看先

smeiyang

好东西 啊，下下来看看。。。

wenhuawu

下一个，谢谢楼主分享

woshidong

谢谢楼主分享

dboylq

谢谢楼主！！

xiangzi001

看看……………………………………………………………………………………

guo159357

何在FPGA设计环境中加时序约束
在给FPGA做逻辑综合和布局布线时，需要在工具中设定时序的约束。通常，在FPGA设计工具中都FPGA中包含有4种路径：从输入端口到寄存器，从寄存器到寄存器，从寄存器到输出，从输入到输出的纯组合逻辑。通常，需要对这几种路径分别进行约束，以便使设计工具能够得到最优化的结果。下面对这几种路径分别进行讨论。
        从输入端口到寄存器：
              这种路径的约束是为了让FPGA设计工具能够尽可能的优化从输入端口到第一级寄存器之间的路径延迟，使其能够保证系统时钟可靠的采到从外部芯片到 FPGA的信号。约束名称：input delay.   约束条件的影响主要有4个因素：外部芯片的Tco，电路板上信号延迟Tpd，FPGA的Tsu, 时钟延迟Tclk.  Tco的参数通常需要查外部芯片的数据手册。 计算公式：input delay = Tco+Tpd+Tsu-Tclk.    FPGA的Tsu也需要查FPGA芯片的手册。 FPGA速度等级不同，这个参数也不同。 Tpd和Tclk需要根据电路板实际的参数来计算。通常，每10cm的线长可以按照1ns来计算.   例如：系统时钟100MHz,  电路板上最大延迟2ns, 时钟最大延迟 1.7ns, Tco 3ns, FPGA的Tsu为0.2ns. 那么输入延迟的值： max Input delay = 2+3+0.2-1.7=3.5ns.  这个参数的含义是指让FPGA的设计工具把FPGA的输入端口到第一级寄存器之间的路径延迟（包括门延迟和线延迟）控制在 10ns-3.5ns=6.5ns 以内。

kg_tgm

非常金典，学习，谢谢楼主

676748500

SOSO真是负责啊，感觉每个贴都看过，辛苦啦，soso真是好人啦

676748500

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676748500

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dabenlu803

好东西，正需要呢，谢谢啊！

280237474

谢谢啊，学习了，太有用了~~

lss0525

谢谢啊，下载看看。。。。。。。。。。

qinshou211

怎么非要下载付费呢？顶一个吧

qinshou211

还是不够分数啊

qinglong22

绝对是精彩的文章！