晶体管栅介质物理、工艺和特性表征技术的演变

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晶体管栅介质物理、工艺和特性表征技术的演变 [复制链接]

　　氮氧化技术使SiO2的应用向45nm节点迈进。氮的引入是一项复杂的工艺，由于这一工艺诱发的界面陷获电荷对栅介质完整性十分关键，因此要求进行严格的控制。 　　栅介质是CMOS晶体管中的关键组成部分。SiO2经历了40多年的演变，氮氧化材料成为连接过去和未来的桥梁。栅氧化层氮化技术已成为当前最重要的晶圆制作方法之一。

　　由于具有良好的物理和化学特性，多年来SiO2一直用作栅介质材料。CMOS技术必须不断演变，栅氧化层厚度必须不断等比下降，才能满足摩尔定律的要求，预计2006年栅介质厚度将下降到1.0 nm以下。由于SiO2的物理厚度不可能低于1.0 nm，因此为满足这一要求，就要使电厚度不断下降。一种方法是对氧化硅进行氮化处理，或在硅衬底上直接淀积氮氧化物制作SiOxNy。氮氧化物由SiO2发展而来，主要优势在于具有高介电常数、低栅泄漏和高击穿场电压。氮氧化技术推动CMOS技术向45nm节点发展。对于高k介质作为栅介质选择材料的研究已有10多年的历史，但作为45nm节点以上高k介质栅的应用只在近几年才有较大进步。

　　SiO2用作栅介质材料

　　临界栅介质的完整性对晶体管开关速度 、功耗效率以及器件的可靠性至关重要。几十年来，SiO2以其独特的化学和物理特性、简便的工艺和集成方法成为选择性介质材料。这些特性包括热动力稳定性、本体硅氧化层和稳定的Si/SiO2界面。由于具有8-9eV宽带隙特性，SiO2还是一种优质的绝缘材料。其空穴和电子势垒高度分别为3.1 eV 和 4.5 eV，使载流子保持在沟道中。硅具有电稳定性，在<100>表面具有低陷获密度。

　　虽然SiO2具有上述诸多优点，但它在微电子应用中还存在一些问题，主要是由Si/SiO2界面和SiO2表面陷获电荷引起的可靠性问题。最常见的电荷是界面陷获电荷（Qit）、固定电荷（Qf）、氧化层陷获电荷（Qot）以及移动离子电荷（Qm）。

　　由于IC密度和器件等比变化都遵循摩尔定律的要求，栅氧化层厚度大大下降，使得界面的作用越来越重要。当厚度达到1.2 nm左右时，SiO2薄膜不再具有本体薄膜特性；而界面特性成为主要因素。这时Qit成为最重要的电荷，对器件性能影响很大。

　　界面电荷起源于SiO2/Si界面的无配对硅悬键。一种常用的降低Qit的方法是在栅氧化层生长之后进行H2退火。这种方法通过对悬键的钝化可以有效降低Qit，H2钝化是可逆性工艺。氢原子键可以对悬键进行解吸附和去钝化。为了对界面电荷钝化进行充分了解并付诸实际应用，已做了大量的工作。最著名的是Foley及其同事对氘的研究，他们对氘和氢退火SiO2的解吸附率进行了比较，证明由于具有较强的硅原子键，氘比氢的解吸附率更低。


　　栅氮氧化层工艺

　　对器件的性能要求促使器件不断缩小，栅氧化层厚度接近几个SiOw分子层的厚度，在130nm节点达到其物理极限。“国际半导体技术发展蓝图（ITRS）”明确了栅氧化层厚度必须小于1.0 nm。

　　显然，2006年之后SiO2不能满足ITRS的要求。为适应这一挑战，工业界采用“两步法”。第一步是从传统的SiO2 向SiOxNy薄膜转变；第二步使用一种介电常数高于SiO2的材料。第一种方法已广泛应用于130nm到65 nm节点技术；第二种方法将用于45 nm及更高节点技术。

　　已有文献对各种超薄氧化层应用做了相关报导。SiON明显的特征是氮的引入对热动力学过程不利。在常温和常压下，没有SiON稳定相。 氮的实际引入只能通过两个机理实现。一个是由晶体缺陷如位错、堆垛层错、空位和悬键等引起的SiO2薄膜和界面的低能态；另一个是氮原子在近界面反应区的动力学陷获形成的非平衡态。这些机理已通过实验数据得到证实。一旦引入氮，SiO2薄膜的介电常数随氮的比例呈指数增长。氮引入SiO2的优势可根据以下公式得到评估：
　　　　　
　　式中tSiON和tSiO2分别为SiON 和SiO2的栅介质厚度要求。kSiON和kSiO2分别为SiON 和 SiO2的介电常数。K值的增大放宽了对栅介质的物理厚度限定要求。

　　氮的引入可分为物理、化学或热方法。氮引入SiO2的物理方法包括离子束溅射和氮注入。通常这些方法的优势在于低温工作和无氢薄膜。最常用的化学方法为等离子体增强化学汽相淀积法（PECVD），在相对较低的温度 （<400℃） 下工作，且把SiON薄膜直接淀积在硅或已有SiO2薄层上。热方法的实例包括含氮大气（即N2O、NO、N2或NH2）中氧化层薄膜的退火。两种最常用的方法是在热生长氧化层上的等离子体和热NH3氮化法。这两种方法可实现良好的工艺控制和高比例氮引入。

　　图1表示了典型的NH3三步氮化工艺。第一步是高温NH3处理，在原始SiO2中引入氮气和氧气；下一步是高温N2退火，从薄膜中排出多余的H2；最后一步是低温O2浸泡，稳定前两步中形成的SiON。在这三步中，NH3处理最关键，因为器件性能在很大程度上受NH3浓度、温度和时间的调节及控制。在NH3处理过程中，氨与SiO2的反应如下:
　　　　　


　　把氮和氢引入薄膜与硅形成化学键的同时，把H2O排出反应室。这时需要引入氮，氢是反应产生的副产品，多余的氢形成正界面电荷，从而产生不良器件阈值电压漂移和高栅泄漏。


　　栅氮氧化过程和工艺监控

　　栅氮氧化过程对器件性能十分关键。通常要求在工艺制作过程中使用电测试法（E-test）对第一层金属和后道工艺进行密切监控。 在电测试参数中，PMOS阈值电压（Vtp）、NMOS阈值电压（Vtn）、PMOS栅泄漏(Jgp）以及NMOS栅泄漏（Jgn）最重要。这些参数对栅氧化物生长和栅退火工艺条件非常敏感。

　　图2表示了典型的栅氧化层氮化工艺条件对电测试参数的影响。在氮化工艺中，当加工晶圆的氧化层较厚时，氮渗透和引入量较少，从而产生较高的栅泄漏。当加工晶圆的氧化层较薄时，结果相反。对于特定的氧化层厚度，温度升高或NH3浓度增大能相应提高氮化水平，结果产生低栅泄漏和 高PMOS阈值电压漂移。值得注意的是，Vtp 和 V-pn在相同的工艺条件下得到了相反的结果。这种情况可通过MOS能带结构得到解释。对于负偏压下带有正界面电荷的PMOS器件（具有SiON薄膜）来说，当器件开通时，处于反转状态，雪崩价带（Ev）向费米能级（Ef）方向偏移，结果使平带电压（Vfb）增大并产生大的阈值电压漂移（见图3a）。对于正偏压下带有正界面电荷的NMOS器件，当器件开通并处于反转状态时，导带（Ec）向费米能级（Ef）方向偏移，结果向相反方向产生小的阈值电压漂移（见图3b）。

　　虽然电测试参数表示实现了良好的栅介质特性器件性能读数时，但这些指标是从晶圆制造的后道工艺（BEOL）中收集的，不能用于实时工艺控制或监控。对于栅氧化层氮化工艺来说，最重要的工艺变化在于NH3浓度和温度。浓度和温度很小的变化都会导致大的阈值电压漂移和栅泄漏。理想的工艺控制和工艺监控分为三个层次：工具稳定性、工艺变化和器件性能。工具稳定性可通过先进工艺控制（APC）测量工艺腔的温度和NH3浓度得以实现。工艺变化控制和器件性能预测需要进行实时监控。

　　可以采用传统的表面分析技术测量氮氧化薄膜的氮和氢。深度分布图表明氮填满了最初的Si/SiO2界面，氢峰值出现在自由表面，并不断下降。缺乏界面堆积表示氢原子在表面没有形成化学键或陷阱。他们聚集在薄膜表面，被表面态吸引，并通过薄膜扩散出去。表面分析法提供了氧化层氮化工艺以及随后的向外扩散过程中氢和氮引入的深层信息。这一信息对工艺开发和诊断非常重要，但是这些技术只考虑了化学方面的因素，而不能根据工艺条件检测电荷效应。

　　一种常用的电分析方法是非接触式电技术。把测试数据与器件电测试数据联系起来可进行在线晶体管性能预测，而不必等到工艺完成之后再进行电测试。在典型的应用中，对氮氧化薄膜表面和界面的电荷进行测量并与工艺条件和器件性能相关联。有用的参数包括差分隧穿电压（DVt） 和Vfb。使用DVt监控氧化层的高场泄漏特性，并提供氧化层完整性和质量读数，类似于较为传统的软击穿测量。这时，通过加一个大的电晕偏压（正和负）对DVt进行测量，直到表面电压达到最大饱和值。DVt是两个最大表面电压之和。Vfb是指半导体中没有电荷时的电压，因此，没有通过它的压降；在能带图中，半导体的能带是横向的（水平）。采用这种技术，Vfb是指硅表面光电压为零时的电压（即硅中没有电场）。图4表示DVt对工艺条件的响应实例。

　　未来的栅介质

　　随着晶体管尺寸的不断缩小，栅介质变得越来越薄 — 只有1.2nm，即5个原子层的厚度。这就使栅设计几乎达到原子结构水平。随着栅介质厚度的下降，通过SiO2层的栅泄漏呈指数增长。然而，介质减薄对于满足不断增长的性能目标要求十分必要。当晶体管的栅介质变薄时，其绝缘质量下降，电流穿通泄漏；氮氧化工艺非常适合45nm节点栅介质应用。根据ITRS，到2010年电等效栅介质厚度必须小于1.0 nm。这一目标只有通过使用高k介质材料，如二氧化铬（HfO2）、二氧化锆（ZrO2）和二氧化钛（TiO2）才能实现，它们的介电常数都大于SiO2的3.9。

　　考虑到SiO2和MSi的形成，高k介质在硅上必须具有热动力稳定性。它们必须具有最小的高k/Si界面态并为NMOS和PMOS器件提供专门的功函数。为实现批量生产，还必须满足动态要求和刻蚀选择性标准。

　　高k介质的研发开始于90年代初期。具有潜力的材料包括Al2O3、ZrO2、HfO2、TiO2和Ta2O5，其中HfO2和ZrO2最具前景。两种氧化物都满足了介电常数和泄漏要求，却具有低载流子迁移率和阈值电压不稳定性的缺点。下一阶段的研究任务放在由声子散射和费米能级钉扎效应引起的载流子迁移率和阈值电压漂移方面。如果介电常数较高，极化程度也较高，形成表面光声子振动，从而影响晶体管沟道的电子迁移率；当高k栅介质与多晶硅栅电极相结合，就会出现费米能级钉扎效应。栅介质/栅电极界面缺陷可产生相对较高的阈值电压，降低驱动电流并削弱性能。只有与金属栅电极相结合，具有适当的n+和p+功函数，在高k介质（HfO2）中改进n沟和p沟的室温迁移率，类似于传统的SiO2/多晶硅叠层中使用中带隙TiN电极，才能使高k材料发挥作用。 采用具有低电等效栅介质厚度的合理设计的高k介质金属栅叠层，可使栅泄漏大幅度下降。

　　SiO2以其良好的物理、电学和化学特性广泛应用于微电子技术。氮氧化物保持了SiO2的优良品质并使其应用向45nm节点扩展。氮化过程中氮气的引入是一项复杂的工艺。工艺诱发的界面陷获电荷对栅介质的完整性起了至关重要的作用。氮化工艺控制和监控对保证工艺稳定性并满足器件性能要求十分关键。高k介质必须与金属栅电极相结合，这是当前所面临的一项技术挑战。

用户名xo

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