社区首页
★ 社区积分制度 ★ 新手必读 ★ 申请版主★
 

论坛

切换旧版
返回列表 发新帖 回复
阅 4741|回 4
平漂流

288

帖子

0

TA的资源

一粒金砂（高级）
楼主
发表于2018-8-8 09:00 只看该作者
 

同步fifo的读写使能问题 [复制链接]

如图，我的写fifo是间断的一个一个写进去的，写使能高电平是一个global_clk。可以把FIFO_clk反相一下吗?（图是在网上下载的，借图说话）


FIFO读写使能.png (80.21 KB, 下载次数: 0)

FIFO读写使能.png
此帖出自FPGA/CPLD论坛

最新回复

coyoo
根据你的图是可以的，但是你的写使能如何确保一直是严格遵守这种时序呢？所以还是建议反相后将写使能和写数据同步的反相后的时钟域来  详情 回复 发表于 2018-8-8 11:10
点赞 关注(1)
 
FPGA论坛  CPLD论坛  FPGA教程
回复
举报
coyoo

370

帖子

0

TA的资源

一粒金砂（高级）
沙发
发表于2018-8-8 11:10 只看该作者
 
根据你的图是可以的，但是你的写使能如何确保一直是严格遵守这种时序呢？所以还是建议反相后将写使能和写数据同步的反相后的时钟域来
此帖出自FPGA/CPLD论坛

点评

平漂流
来一个数据，我会生成一个global-clk周期的高电平,然后把这个数据写到fifo里面去的时候，就根据这个高电平来产生一个时钟周期的写使能。  详情 回复 发表于 2018-8-8 13:24
平漂流
利用D触发器来同步？  详情 回复 发表于 2018-8-8 13:13
 
 
FPGA培训  FPGA设计  verilog教程
回复
举报
平漂流

288

帖子

0

TA的资源

一粒金砂（高级）
板凳
 楼主| 发表于2018-8-8 13:13 只看该作者
 
coyoo 发表于 2018-8-8 11:10
根据你的图是可以的，但是你的写使能如何确保一直是严格遵守这种时序呢？所以还是建议反相后将写使能和写数 ...

利用D触发器来同步？
此帖出自FPGA/CPLD论坛
 
 
 
回复
举报
平漂流

288

帖子

0

TA的资源

一粒金砂（高级）
4楼
 楼主| 发表于2018-8-8 13:24 只看该作者
 
coyoo 发表于 2018-8-8 11:10
根据你的图是可以的，但是你的写使能如何确保一直是严格遵守这种时序呢？所以还是建议反相后将写使能和写数 ...

来一个数据，我会生成一个global-clk周期的高电平,然后把这个数据写到fifo里面去的时候，就根据这个高电平来产生一个时钟周期的写使能。
此帖出自FPGA/CPLD论坛
 
 
 
回复
举报
平漂流

288

帖子

0

TA的资源

一粒金砂（高级）
5楼
 楼主| 发表于2018-8-12 22:19 只看该作者
 
问题已解决，问题不出在这里，是我定义的输入输出的信号出了一点小问题。解决之后，发现FIFO_clk相对于global_clk反不反相对于最终的结果都没什么影响
此帖出自FPGA/CPLD论坛
 
 
 
回复
举报
返回列表 发新帖 回复
您需要登录后才可以回帖 登录 | 注册

活动 更多>>
开源项目 更多>>
随便看看
查找数据手册?
搜索

EEWorld Datasheet 技术支持

热门标签
相关文章 更多>>
新帖速递
关闭
站长推荐上一条 1/10 下一条
中星联华&ADI明日直播
直播主题：大咖面对面，轻松玩转高速ADC性能测试
直播时间：3月25日（周二）14:00
活动奖励：京东卡、双肩包

查看 »

 
EEWorld订阅号

 
EEWorld服务号

 
汽车开发圈

 
机器人开发圈

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关： 国产芯 安防电子 汽车电子 手机便携 工业控制 家用电子 医疗电子 测试测量 网络通信 物联网 1

用户热搜：

北京市海淀区中关村大街18号B座15层1530室 电话:(010)82350740 邮编：100190

电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2025 EEWORLD.com.cn, Inc. All rights reserved
快速回复 返回顶部 返回列表