verilog中module间连线问题

刘成云

verilog中module间连线问题 [复制链接]

代码如下：rst_n前为啥加感叹号，是不是写错了啊，lattice官网的例程，看到的请回复一下啊，谢谢

input rst_n；
EFB_UFM inst1 (        .wb_clk_i(clk_i ),                                        // EFB with UFM enabled
                                .wb_rst_i(!rst_n ),
                                .wb_cyc_i(wb_cyc_i ),
                                .wb_stb_i(wb_stb_i ),
                                .wb_we_i(wb_we_i ),
                                .wb_adr_i(wb_adr_i),
                                .wb_dat_i(wb_dat_i ),
                                .wb_dat_o(wb_dat_o ),
                                .wb_ack_o(wb_ack_o ),
                                .wbc_ufm_irq( )
                                );

bioger

那是去反的  这个估计跟时序有关系啊

刘成云

bioger 发表于 2018-2-5 15:54
那是去反的  这个估计跟时序有关系啊

那不是连线吗？取反是啥意思

ienglgge

!rst_n，就是把这个信号取反。跟连不连线没冲突啊。你理解成取反再连接就行了。

刘成云

ienglgge 发表于 2018-2-5 16:52
!rst_n，就是把这个信号取反。跟连不连线没冲突啊。你理解成取反再连接就行了。

明白了，多谢

mars4zhu

刘成云 发表于 2018-2-5 15:58
那不是连线吗？取反是啥意思

等效于在连接上接了一个反相器，Not-Gate。

Fred_1977

我也是刚入门的新生，学习了，我也是第一次看到这种写法，