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XILNX杯全国高校创新大赛部分学生参赛作品(3) [复制链接]

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谢谢楼主学习谢学习,谢谢楼主  详情 回复 发表于 2009-8-31 16:29
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一粒金砂(初级)

沙发
 
继续支持一下。。。。
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一粒金砂(初级)

板凳
 
看了支持下!!!!!
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一粒金砂(初级)

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Thank you!

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一粒金砂(中级)

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支持!!!!!!!!!!
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一粒金砂(初级)

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Re: [下载] XILNX杯全国高校创新大赛部分学生参赛作品(3)

Thank you!
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五彩晶圆(初级)

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何在FPGA设计环境中加时序约束
在给FPGA做逻辑综合和布局布线时,需要在工具中设定时序的约束。通常,在FPGA设计工具中都FPGA中包含有4种路径:从输入端口到寄存器,从寄存器到寄存器,从寄存器到输出,从输入到输出的纯组合逻辑。通常,需要对这几种路径分别进行约束,以便使设计工具能够得到最优化的结果。下面对这几种路径分别进行讨论。
        从输入端口到寄存器:
              这种路径的约束是为了让FPGA设计工具能够尽可能的优化从输入端口到第一级寄存器之间的路径延迟,使其能够保证系统时钟可靠的采到从外部芯片到 FPGA的信号。约束名称:input delay.   约束条件的影响主要有4个因素:外部芯片的Tco,电路板上信号延迟Tpd,FPGA的Tsu, 时钟延迟Tclk.  Tco的参数通常需要查外部芯片的数据手册。 计算公式:input delay = Tco+Tpd+Tsu-Tclk.    FPGA的Tsu也需要查FPGA芯片的手册。 FPGA速度等级不同,这个参数也不同。 Tpd和Tclk需要根据电路板实际的参数来计算。通常,每10cm的线长可以按照1ns来计算.   例如:系统时钟100MHz,  电路板上最大延迟2ns, 时钟最大延迟 1.7ns, Tco 3ns, FPGA的Tsu为0.2ns. 那么输入延迟的值: max Input delay = 2+3+0.2-1.7=3.5ns.  这个参数的含义是指让FPGA的设计工具把FPGA的输入端口到第一级寄存器之间的路径延迟(包括门延迟和线延迟)控制在 10ns-3.5ns=6.5ns 以内。
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一粒金砂(高级)

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谢谢谢谢谢谢谢谢谢谢谢谢谢谢谢谢谢谢谢谢谢谢谢谢谢谢谢谢
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纯净的硅(初级)

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谢谢谢谢谢谢谢谢谢谢谢
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五彩晶圆(初级)

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支持!!!!!!!!!!
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一粒金砂(高级)

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看看看了

看看看~~~~~~
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一粒金砂(中级)

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参考看看,呵。
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五彩晶圆(初级)

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谢谢楼主学习谢学习,谢谢楼主
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