TDC-GP2与MSP430F413通讯C程序

fish001

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//TDC-GP2与MSP430F413通讯C程序
//========================================
#include
#include
//#include "heat_meter.h"
//========================================
#define Init_GP2                 0x70 //初始化TDC
#define Start_Cycle              0x01 //脉冲发送
#define Start_Temp               0x02 //开始温度测量
#define Start_Cal_Resonator      0x03 //校准晶振时钟
#define Start_Cal_TDC            0x04 //校准TDC

//定义各管脚工作状态名称
#define PVCCOn        P4OUT |= BIT0
#define PVCCOff       P4OUT = 0;
#define SSNEn         P3OUT &=~BIT0          // GP2 R/W enable
#define SSNDs         P3OUT |= BIT0          // GP2 R/W disable
#define RSTNHigh      P3OUT |= BIT4
#define RSTNLow       P3OUT &=~BIT4
#define StartEn       P1OUT |= BIT6          // GP2 En_Start
#define StartDs       P1OUT &=~BIT6
#define StopEn        P1OUT |= BIT7          // GP2 En_Stop
#define StopDs        P1OUT &=~BIT7
#define Up            P1OUT |= BIT2
#define Down          P1OUT |= BIT3
#define Close         P1OUT &=~(BIT2 + BIT3)
//配置GP2流量测量
//const unsigned char ConfigGP2[23] = {0x50,0x80,0x37,0x8A,0x68,0x81,0x21,0x44,0x00,0x82,0xE0,0x32,0x00,0x83,0x08,0x33,0x00,0x84,0x20,0x34,0x00,0x70,0x01};
const unsigned char ReadGP2STAT[3] = {0xB4,0x55,0x55};
const unsigned char ReadRes0[5] = {0xB0,0x55,0x55,0x55,0x55};
const unsigned char ReadRes1[5] = {0xB1,0x55,0x55,0x55,0x55};
const unsigned char ReadRes2[5] = {0xB2,0x55,0x55,0x55,0x55};
const unsigned char ReadRes3[5] = {0xB3,0x55,0x55,0x55,0x55};
//=========================================
//以下为初始化函数
void InitialPort(void);//初始化端口
//以下为内部函数定义，详细说明见函数部分
//=======================================
void InitialGP2(void);//初始化GP2
void OpCodeGP2 (unsigned char opcode); // 写1 Byte op-codes 到 GP2
void ConfigGP2 (unsigned long data); // 配置GP2寄存器
void MeasureTemp(void);//温度测量
void ReadGP2ST(void);//读GP2状态寄存器
void ReadData(unsigned char Count,volatile unsigned char * point,volatile unsigned char * point_d);//读GP2结果寄存器数据
void FireStart(void);// 发送点火脉冲
void CalStart(void);//校准时钟测量
void HXOn(void);//切换校准时钟时高速晶振状态到开启
void HXOff(void);//切换校准时钟时高速晶振状态到关闭
void NOP10(void);// 10_NOP()机器周期延迟
void TempCal(void);//温度校准测量
//=======================================
#pragma memory = no_init
unsigned long DisplayData[8];//0:heat,1:cool,2:volume,3:heatKwh,4:volumeL,5:workTime,6:LCDDate,7:LCDTime
#pragma memory = default
unsigned char SPITxCount,SPIRxCount;
unsigned char SPIMaskBuf[5];
unsigned char Res0[4];
unsigned char Res1[4];
unsigned char Res2[4];
unsigned char Res3[4];
unsigned int GP2ST;
unsigned long T1,T2,T3,T4;
unsigned long PT1,PT2;
float CorrectFactor;
const float A = 3.862314E-3;
const float B = -6.531493E-7;
//=======================================
union longValue
{
unsigned long uWord;
unsigned char lByte[4];
};
union intValue
{
unsigned int uInt;
unsigned char lByte[2];
};
//=======================================
void main(void)
{
InitialPort();
_EINT();
SPIRxCount = 0;
Delay(50000);

_NOP();

PVCCOn;
InitialGP2(); //初始化GP2

while(1)
{
  //HXOn();
  //Delay(5000);
  CalStart();   //时钟校准
  //HXOff();
  //MeasureTemp();
  //_NOP();
  //TempCal();
  //Display(PT1);
  //LCDRAM[3] |= 0x80;
  //StopWTD();
  //AdjustLCD();
  //RunLCD();
  Close;
  Up;
  FireStart();
  Close;
  Down;
  LPM0;
  ReadGP2ST();
  ReadData(5,(unsigned char *)ReadRes0,(unsigned char *)Res0);
  ReadData(5,(unsigned char *)ReadRes1,(unsigned char *)Res1);
  ReadData(5,(unsigned char *)ReadRes2,(unsigned char *)Res2);
  ReadData(5,(unsigned char *)ReadRes3,(unsigned char *)Res3);
  _NOP();
  StopWTD();
  LPM3;
  /*InitialGP2();
  Close;
  Down;
  FireStart();
  Close;
  Up;
  //LPM0;
  StopWTD();
  LPM3;
  */
}
}
//=======================================
//端口初始化
void InitialPort(void)
{
WDTCTL = WDTPW + WDTHOLD;    // Stop WDT
//FLL_CTL0 = XCAP14PF;         //set load capacitance for 32k xtal

//SCFQCTL = SCFQ_4M;

//LCDCTL = LCDON + LCD4MUX + LCDP1;        // STK LCD 4Mux, S0-S19
//BTCTL = BTFRFQ0;          // STK LCD freq
P5SEL = 0xFC;                            // Common and Rxx all selected
P4DIR |= BIT0;           //PVCC

P1SEL |= BIT5;
P1DIR |= BIT2 + BIT3 + BIT5 + BIT6 + BIT7;        //P1.2 SW2,P1.3 SW1
                                                   //P1.5 32.768kHz Output as GP2 Clock
                                                   //P1.6 as GP2 En_Start,P1.7 as GP2 En_Stop
P2DIR |= BIT2 + BIT3;
P2IE |= BIT7;
P2IES |= BIT7;


TACTL = TASSEL_1 + MC_2 + TACLR;    //ACLK, continous mode
ME1 |= USPIE0;                            // Enable USART0 SPI mode
UCTL0 |= CHAR + SYNC + MM;                // 8-bit SPI Master **SWRST**
UTCTL0 |= /*CKPH + */SSEL1 + SSEL0 + STC;     // SMCLK, 3-pin mode
UBR00 = 0x02;                             // UCLK/2
UBR10 = 0x00;                             // 0
UMCTL0 = 0x00;                            // no modulation
UCTL0 &= ~SWRST;                          // Initalize USART state machine
IE1 |= URXIE0;                            // Receive interrupt enable
P3SEL |= 0x0E;                            // P3.1-3 SPI option select
P3DIR |= BIT0 + BIT4;                     // P3.0 output direction
TBCTL = TBSSEL_1 + ID_2 + TBCLR;          //Setup Timer_B
TBCCR1 = 16384;
TBCCTL1 =CCIE;
TBCTL |= MC_2;
}
//========================================
//GP2 寄存器配置
void InitialGP2(void)
{
unsigned char i = 0;
SSNDs;
_NOP();
RSTNHigh;
_NOP();
RSTNLow;
_NOP();
RSTNHigh;
StartEn;  //开启start_en
StopEn; //开启stop_en
OpCodeGP2(0x50); // GP2复位
_NOP();
ConfigGP2(0x80338468);//内部不分频，fire脉冲频率为1MHz，发送3个fire脉冲。对于4MHz时钟校准是基于8个周期的32K时钟，高速时钟持续工作，温度测量应用高速时钟128us周期时间,2次热身测量，4个温度测量端口（2个温度传感器，一个测冷水，一个测热水）。TDC自动校准，选择测量范围2
_NOP();
ConfigGP2(0x81214400);//ALU计算第一个stop - start
_NOP();
ConfigGP2(0x82E01900); //启动所有GP2中断源，设置第一个stop的使能窗口，在50us后允许接受第一个stop脉冲
_NOP();
ConfigGP2(0x83081A00);//设置第2个stop的使能窗口，在51us后允许接受第二个stop脉冲， 256us后未接到stop信号溢出
_NOP();
ConfigGP2(0x84201A80);//设置第3个stop德使能窗口，在52us后允许接受第三个stop脉冲
_NOP();
ConfigGP2(0x85000000);
_NOP();
}
//-----------------------------------
void FireStart(void)
{
OpCodeGP2(0x70);  //Init
//Delay(4000);
_NOP();
OpCodeGP2(0x01);  //Start Cycle
//ReadGP2ST();
_NOP();
}
//-----------------------------------
void MeasureTemp(void)
{
unsigned char i;
union longValue vardata;
Delay(500);
OpCodeGP2(Start_Temp);
Delay(500);        //wait for measurement finish

ReadGP2ST();

if(GP2ST & 0x1E00)
{
  T1 = 0;
  T2 = 0;
  T3 = 0;
  T4 = 0;
  return;
}

ReadData(5,(unsigned char *)ReadRes0,(unsigned char *)Res0);
ReadData(5,(unsigned char *)ReadRes1,(unsigned char *)Res1);
ReadData(5,(unsigned char *)ReadRes2,(unsigned char *)Res2);
ReadData(5,(unsigned char *)ReadRes3,(unsigned char *)Res3);
_NOP();

for (i = 0;i < 4;i++)
{
  vardata.lByte = Res0;
}
T1 = vardata.uWord;

for (i = 0;i < 4;i++)
{
  vardata.lByte = Res1;
}
T2 = vardata.uWord;

for (i = 0;i < 4;i++)
{
  vardata.lByte = Res2;
}
T3 = vardata.uWord;

for (i = 0;i < 4;i++)
{
  vardata.lByte = Res3;
}
T4 = vardata.uWord;

_NOP();

}
//-----------------------------------
void CalStart(void)
{
unsigned char i;
unsigned int High16,Low16;
float buf;

union longValue vardata;
union intValue varint;
OpCodeGP2(0x03);
LPM0;

ReadData(5,(unsigned char *)ReadRes0,(unsigned char *)Res0);

for (i = 0;i < 4;i++)
{
  vardata.lByte = Res0;
}

varint.lByte[0] = vardata.lByte[0];
varint.lByte[1] = vardata.lByte[1];

Low16 = varint.uInt;

varint.lByte[0] = vardata.lByte[2];
varint.lByte[1] = vardata.lByte[3];

High16 = varint.uInt;

buf = (float)Low16;

CorrectFactor = buf/65536 + High16;
CorrectFactor *=1000;

Display(CorrectFactor);

LCDRAM[4] |= 0x80;
AdjustLCD();
RunLCD();
}
//===================================
void HXOn(void)
{
ConfigGP2(0x80324668);
}
//===================================
void HXOff(void)
{
ConfigGP2(0x80324E68);
}
//===================================
void OpCodeGP2 (unsigned char opcode)     // send a 1 Byte opcode to the TDC-GP2
{
SSNDs;
_NOP();
SSNEn;
_NOP();
IE1 &=~ URXIE0;                            // Receive interrupt disable
TXBUF0 = opcode;
while (!(IFG1 & UTXIFG0));
NOP10();
//LPM0;
SSNDs;
IFG1 &=~ URXIFG0;
IE1 |= URXIE0;                            // Receive interrupt enable  
}
//========================================
void ConfigGP2 (unsigned long data)   // 配置TDC-GP2 寄存器
{
unsigned char i;                                                                  
union longValue vardata;

vardata.uWord = data;

SSNDs;
_NOP();
SSNEn;
_NOP();

//TXBUF0 = vardata.lByte[3];

for (i = 0;i < 4;i++)
{
  //LPM0;
  TXBUF0 = vardata.lByte[3-i];
  LPM0;
}
SSNDs;
}
//========================================
void ReadGP2ST(void)
{
unsigned char i = 0;
SSNDs;
SSNEn;
SPIRxCount = 0;
for(i = 0; i < 3;i++)
{
  TXBUF0 = ReadGP2STAT;
  LPM0;
}
//NOP10();
SSNDs;
GP2ST = SPIMaskBuf[1];
GP2ST <<= 8;
GP2ST |= SPIMaskBuf[2];
}
//========================================
void ReadData(unsigned char Count, volatile unsigned char * point,volatile unsigned char * point_d)
{
unsigned char i;
SSNDs;
SSNEn;
SPIRxCount = 0;

for(i = 0;i < Count;i++)
{
  TXBUF0 = *(point + i);
  LPM0;
}
//NOP10();
SSNDs;

for(i = 1;i < 5;i++)
{
  * (point_d + i - 1) = SPIMaskBuf[5 - i];
}
}
//========================================
void TempCal(void)
{
float temp,temp1,tempref;
temp1 = T4;
tempref = T1;
temp = temp1 / tempref;
PT1 = temp * 100000;
}
//========================================
interrupt[UART0RX_VECTOR] void s_receive(void)
{
while ((IFG1 & UTXIFG0) == 0);
if (SPIRxCount < 5)
  {
   SPIMaskBuf[SPIRxCount] = RXBUF0;
   SPIRxCount ++;
   //SSNDs;
  }
else
  {
   SPIRxCount = 0;
  }

LPM0_EXIT;
}
//========================================
void NOP10(void)
{
_NOP();
_NOP();
_NOP();
_NOP();
_NOP();
_NOP();
_NOP();
_NOP();
_NOP();
_NOP();
}
//=========================================
interrupt [TIMERB1_VECTOR] void timerb1_int(void)
{
TBCCR1 +=16384;
TBCCTL1 &=~CCIFG;
//ClearWTD();
_BIC_SR_IRQ(LPM3_bits);
}
//===========================================
interrupt [PORT2_VECTOR] void GP2_int(void)
{
P2IFG = 0;
LPM0_EXIT;
}





/********************************************************************
*
* Standard register and bit definitions for the Texas Instruments
* MSP430 microcontroller.
*
* This file supports assembler and C/EC++ development for
* MSP430x43x devices.
*
* Version 2.0
*
********************************************************************/

#ifndef __msp430x43x
#define __msp430x43x


#if (((__TID__ >> 8) & 0x7F) != 0x2b)     /* 0x2b = 43 dec */
#error MSP430X43X.H file for use with ICC430/A430 only
#endif


#ifdef __IAR_SYSTEMS_ICC__
#include
#pragma language=extended

#define DEFC(name, address) __no_init volatile unsigned char name @ address;
#define DEFW(name, address) __no_init volatile unsigned short name @ address;

#endif  /* __IAR_SYSTEMS_ICC__  */


#ifdef __IAR_SYSTEMS_ASM__
#define DEFC(name, address) sfrb name = address;
#define DEFW(name, address) sfrw name = address;

#endif /* __IAR_SYSTEMS_ASM__*/

#ifdef __cplusplus
#define READ_ONLY
#else
#define READ_ONLY const
#endif


/************************************************************
* STANDARD BITS
************************************************************/

#define BIT0                (0x0001)
#define BIT1                (0x0002)
#define BIT2                (0x0004)
#define BIT3                (0x0008)
#define BIT4                (0x0010)
#define BIT5                (0x0020)
#define BIT6                (0x0040)
#define BIT7                (0x0080)
#define BIT8                (0x0100)
#define BIT9                (0x0200)
#define BITA                (0x0400)
#define BITB                (0x0800)
#define BITC                (0x1000)
#define BITD                (0x2000)
#define BITE                (0x4000)
#define BITF                (0x8000)

/************************************************************
* STATUS REGISTER BITS
************************************************************/

#define C                   (0x0001)
#define Z                   (0x0002)
#define N                   (0x0004)
#define V                   (0x0100)
#define GIE                 (0x0008)
#define CPUOFF              (0x0010)
#define OSCOFF              (0x0020)
#define SCG0                (0x0040)
#define SCG1                (0x0080)

/* Low Power Modes coded with Bits 4-7 in SR */

#ifndef __IAR_SYSTEMS_ICC /* Begin #defines for assembler */
#define LPM0                (CPUOFF)
#define LPM1                (SCG0+CPUOFF)
#define LPM2                (SCG1+CPUOFF)
#define LPM3                (SCG1+SCG0+CPUOFF)
#define LPM4                (SCG1+SCG0+OSCOFF+CPUOFF)
/* End #defines for assembler */

#else /* Begin #defines for C */
#define LPM0_bits           (CPUOFF)
#define LPM1_bits           (SCG0+CPUOFF)
#define LPM2_bits           (SCG1+CPUOFF)
#define LPM3_bits           (SCG1+SCG0+CPUOFF)
#define LPM4_bits           (SCG1+SCG0+OSCOFF+CPUOFF)


#define LPM0      _BIS_SR(LPM0_bits)     /* Enter Low Power Mode 0 */
#define LPM0_EXIT _BIC_SR_IRQ(LPM0_bits) /* Exit Low Power Mode 0 */
#define LPM1      _BIS_SR(LPM1_bits)     /* Enter Low Power Mode 1 */
#define LPM1_EXIT _BIC_SR_IRQ(LPM1_bits) /* Exit Low Power Mode 1 */
#define LPM2      _BIS_SR(LPM2_bits)     /* Enter Low Power Mode 2 */
#define LPM2_EXIT _BIC_SR_IRQ(LPM2_bits) /* Exit Low Power Mode 2 */
#define LPM3      _BIS_SR(LPM3_bits)     /* Enter Low Power Mode 3 */
#define LPM3_EXIT _BIC_SR_IRQ(LPM3_bits) /* Exit Low Power Mode 3 */
#define LPM4      _BIS_SR(LPM4_bits)     /* Enter Low Power Mode 4 */
#define LPM4_EXIT _BIC_SR_IRQ(LPM4_bits) /* Exit Low Power Mode 4 */
#endif /* End #defines for C */

/************************************************************
* PERIPHERAL FILE MAP
************************************************************/

/************************************************************
* SPECIAL FUNCTION REGISTER ADDRESSES + CONTROL BITS
************************************************************/

#define IE1_                (0x0000)  /* Interrupt Enable 1 */
DEFC(    IE1               , IE1_)
#define U0IE_               (IE1_)    /* UART0 Interrupt Enable Register */
DEFC(   U0IE              , U0IE_)
#define WDTIE               (0x01)
#define OFIE                (0x02)
#define NMIIE               (0x10)
#define ACCVIE              (0x20)
#define URXIE0              (0x40)
#define UTXIE0              (0x80)

#define IFG1_               (0x0002)  /* Interrupt Flag 1 */
DEFC(    IFG1              , IFG1_)
#define U0IFG_              (IFG1_)   /* UART0 Interrupt Flag Register */
DEFC(   U0IFG             , U0IFG_)
#define WDTIFG              (0x01)
#define OFIFG               (0x02)
#define NMIIFG              (0x10)
#define URXIFG0             (0x40)
#define UTXIFG0             (0x80)

#define ME1_                (0x0004)  /* Module Enable 1 */
DEFC(    ME1               , ME1_)
#define U0ME_               (ME1_)    /* UART0 Module Enable Register */
DEFC(   U0ME              , U0ME_)
#define URXE0               (0x40)
#define USPIE0              (0x40)
#define UTXE0               (0x80)

#define IE2_                (0x0001)  /* Interrupt Enable 2 */
DEFC(    IE2               , IE2_)
#define BTIE                (0x80)

#define IFG2_               (0x0003)  /* Interrupt Flag 2 */
DEFC(    IFG2              , IFG2_)
#define BTIFG               (0x80)

/************************************************************
* WATCHDOG TIMER
************************************************************/

#define WDTCTL_             (0x0120)  /* Watchdog Timer Control */
DEFW(    WDTCTL            , WDTCTL_)
/* The bit names have been prefixed with "WDT" */
#define WDTIS0              (0x0001)
#define WDTIS1              (0x0002)
#define WDTSSEL             (0x0004)
#define WDTCNTCL            (0x0008)
#define WDTTMSEL            (0x0010)
#define WDTNMI              (0x0020)
#define WDTNMIES            (0x0040)
#define WDTHOLD             (0x0080)

#define WDTPW               (0x5A00)

/* WDT-interval times [1ms] coded with Bits 0-2 */
/* WDT is clocked by fMCLK (assumed 1MHz) */
#define WDT_MDLY_32         (WDTPW+WDTTMSEL+WDTCNTCL)                         /* 32ms interval (default) */
#define WDT_MDLY_8          (WDTPW+WDTTMSEL+WDTCNTCL+WDTIS0)                  /* 8ms     " */
#define WDT_MDLY_0_5        (WDTPW+WDTTMSEL+WDTCNTCL+WDTIS1)                  /* 0.5ms   " */
#define WDT_MDLY_0_064      (WDTPW+WDTTMSEL+WDTCNTCL+WDTIS1+WDTIS0)           /* 0.064ms " */
/* WDT is clocked by fACLK (assumed 32KHz) */
#define WDT_ADLY_1000       (WDTPW+WDTTMSEL+WDTCNTCL+WDTSSEL)                 /* 1000ms  " */
#define WDT_ADLY_250        (WDTPW+WDTTMSEL+WDTCNTCL+WDTSSEL+WDTIS0)          /* 250ms   " */
#define WDT_ADLY_16         (WDTPW+WDTTMSEL+WDTCNTCL+WDTSSEL+WDTIS1)          /* 16ms    " */
#define WDT_ADLY_1_9        (WDTPW+WDTTMSEL+WDTCNTCL+WDTSSEL+WDTIS1+WDTIS0)   /* 1.9ms   " */
/* Watchdog mode -> reset after expired time */
/* WDT is clocked by fMCLK (assumed 1MHz) */
#define WDT_MRST_32         (WDTPW+WDTCNTCL)                                  /* 32ms interval (default) */
#define WDT_MRST_8          (WDTPW+WDTCNTCL+WDTIS0)                           /* 8ms     " */
#define WDT_MRST_0_5        (WDTPW+WDTCNTCL+WDTIS1)                           /* 0.5ms   " */
#define WDT_MRST_0_064      (WDTPW+WDTCNTCL+WDTIS1+WDTIS0)                    /* 0.064ms " */
/* WDT is clocked by fACLK (assumed 32KHz) */
#define WDT_ARST_1000       (WDTPW+WDTCNTCL+WDTSSEL)                          /* 1000ms  " */
#define WDT_ARST_250        (WDTPW+WDTCNTCL+WDTSSEL+WDTIS0)                   /* 250ms   " */
#define WDT_ARST_16         (WDTPW+WDTCNTCL+WDTSSEL+WDTIS1)                   /* 16ms    " */
#define WDT_ARST_1_9        (WDTPW+WDTCNTCL+WDTSSEL+WDTIS1+WDTIS0)            /* 1.9ms   " */

/* INTERRUPT CONTROL */
/* These two bits are defined in the Special Function Registers */
/* #define WDTIE               0x01 */
/* #define WDTIFG              0x01 */

/************************************************************
* DIGITAL I/O Port1/2
************************************************************/

#define P1IN_               (0x0020)  /* Port 1 Input */
READ_ONLY DEFC( P1IN           , P1IN_)
#define P1OUT_              (0x0021)  /* Port 1 Output */
DEFC(    P1OUT             , P1OUT_)
#define P1DIR_              (0x0022)  /* Port 1 Direction */
DEFC(    P1DIR             , P1DIR_)
#define P1IFG_              (0x0023)  /* Port 1 Interrupt Flag */
DEFC(    P1IFG             , P1IFG_)
#define P1IES_              (0x0024)  /* Port 1 Interrupt Edge Select */
DEFC(    P1IES             , P1IES_)
#define P1IE_               (0x0025)  /* Port 1 Interrupt Enable */
DEFC(    P1IE              , P1IE_)
#define P1SEL_              (0x0026)  /* Port 1 Selection */
DEFC(    P1SEL             , P1SEL_)

#define P2IN_               (0x0028)  /* Port 2 Input */
READ_ONLY DEFC( P2IN           , P2IN_)
#define P2OUT_              (0x0029)  /* Port 2 Output */
DEFC(    P2OUT             , P2OUT_)
#define P2DIR_              (0x002A)  /* Port 2 Direction */
DEFC(    P2DIR             , P2DIR_)
#define P2IFG_              (0x002B)  /* Port 2 Interrupt Flag */
DEFC(    P2IFG             , P2IFG_)
#define P2IES_              (0x002C)  /* Port 2 Interrupt Edge Select */
DEFC(    P2IES             , P2IES_)
#define P2IE_               (0x002D)  /* Port 2 Interrupt Enable */
DEFC(    P2IE              , P2IE_)
#define P2SEL_              (0x002E)  /* Port 2 Selection */
DEFC(    P2SEL             , P2SEL_)

/************************************************************
* DIGITAL I/O Port3/4
************************************************************/

#define P3IN_               (0x0018)  /* Port 3 Input */
READ_ONLY DEFC( P3IN           , P3IN_)
#define P3OUT_              (0x0019)  /* Port 3 Output */
DEFC(    P3OUT             , P3OUT_)
#define P3DIR_              (0x001A)  /* Port 3 Direction */
DEFC(    P3DIR             , P3DIR_)
#define P3SEL_              (0x001B)  /* Port 3 Selection */
DEFC(    P3SEL             , P3SEL_)

#define P4IN_               (0x001C)  /* Port 4 Input */
READ_ONLY DEFC( P4IN           , P4IN_)
#define P4OUT_              (0x001D)  /* Port 4 Output */
DEFC(    P4OUT             , P4OUT_)
#define P4DIR_              (0x001E)  /* Port 4 Direction */
DEFC(    P4DIR             , P4DIR_)
#define P4SEL_              (0x001F)  /* Port 4 Selection */
DEFC(    P4SEL             , P4SEL_)

/************************************************************
* DIGITAL I/O Port5/6
************************************************************/

#define P5IN_               (0x0030)  /* Port 5 Input */
READ_ONLY DEFC( P5IN           , P5IN_)
#define P5OUT_              (0x0031)  /* Port 5 Output */
DEFC(    P5OUT             , P5OUT_)
#define P5DIR_              (0x0032)  /* Port 5 Direction */
DEFC(    P5DIR             , P5DIR_)
#define P5SEL_              (0x0033)  /* Port 5 Selection */
DEFC(    P5SEL             , P5SEL_)

#define P6IN_               (0x0034)  /* Port 6 Input */
READ_ONLY DEFC( P6IN           , P6IN_)
#define P6OUT_              (0x0035)  /* Port 6 Output */
DEFC(    P6OUT             , P6OUT_)
#define P6DIR_              (0x0036)  /* Port 6 Direction */
DEFC(    P6DIR             , P6DIR_)
#define P6SEL_              (0x0037)  /* Port 6 Selection */
DEFC(    P6SEL             , P6SEL_)

/************************************************************
* BASIC TIMER
************************************************************/

#define BTCTL_              (0x0040)  /* Basic Timer Control */
DEFC(    BTCTL             , BTCTL_)
/* The bit names have been prefixed with "BT" */
#define BTIP0               (0x01)
#define BTIP1               (0x02)
#define BTIP2               (0x04)
#define BTFRFQ0             (0x08)
#define BTFRFQ1             (0x10)
#define BTDIV               (0x20)                     /* fCLK2 , ACLK:256 */
/*#define BTRESET             (0x40)*/                 /* incorrect :BT is reset and BTIFG is reset if this bit is set */
#define BTHOLD              (0x40)                     /* BT1 is held if this bit is set */
#define BTSSEL              (0x80)                     /* fBT , fMCLK (main clock) */

#define BTCNT1_             (0x0046)  /* Basic Timer Count 1 */
DEFC(    BTCNT1            , BTCNT1_)
#define BTCNT2_             (0x0047)  /* Basic Timer Count 2 */
DEFC(    BTCNT2            , BTCNT2_)

/* Frequency of the BTCNT2 coded with Bit 5 and 7 in BTCTL */
#define BT_fCLK2_ACLK               (0x00)
#define BT_fCLK2_ACLK_DIV256        (BTDIV)
#define BT_fCLK2_MCLK               (BTSSEL)

/* Interrupt interval time fINT coded with Bits 0-2 in BTCTL */
#define BT_fCLK2_DIV2       (0x00)                    /* fINT , fCLK2:2 (default) */
#define BT_fCLK2_DIV4       (BTIP0)                   /* fINT , fCLK2:4 */
#define BT_fCLK2_DIV8       (BTIP1)                   /* fINT , fCLK2:8 */
#define BT_fCLK2_DIV16      (BTIP1+BTIP0)             /* fINT , fCLK2:16 */
#define BT_fCLK2_DIV32      (BTIP2)                   /* fINT , fCLK2:32 */
#define BT_fCLK2_DIV64      (BTIP2+BTIP0)             /* fINT , fCLK2:64 */
#define BT_fCLK2_DIV128     (BTIP2+BTIP1)             /* fINT , fCLK2:128 */
#define BT_fCLK2_DIV256     (BTIP2+BTIP1+BTIP0)       /* fINT , fCLK2:256 */
/* Frequency of LCD coded with Bits 3-4 */
#define BT_fLCD_DIV32       (0x00)                    /* fLCD , fACLK:32 (default) */
#define BT_fLCD_DIV64       (BTFRFQ0)                 /* fLCD , fACLK:64 */
#define BT_fLCD_DIV128      (BTFRFQ1)                 /* fLCD , fACLK:128 */
#define BT_fLCD_DIV256      (BTFRFQ1+BTFRFQ0)         /* fLCD , fACLK:256 */
/* LCD frequency values with fBT,fACLK */
#define BT_fLCD_1K          (0x00)                    /* fACLK:32 (default) */
#define BT_fLCD_512         (BTFRFQ0)                 /* fACLK:64 */
#define BT_fLCD_256         (BTFRFQ1)                 /* fACLK:128 */
#define BT_fLCD_128         (BTFRFQ1+BTFRFQ0)         /* fACLK:256 */
/* LCD frequency values with fBT,fMCLK */
#define BT_fLCD_31K         (BTSSEL)                  /* fMCLK:32 */
#define BT_fLCD_15_5K       (BTSSEL+BTFRFQ0)          /* fMCLK:64 */
#define BT_fLCD_7_8K        (BTSSEL+BTFRFQ1+BTFRFQ0)  /* fMCLK:256 */
/* with assumed vlues of fACLK,32KHz, fMCLK,1MHz */
/* fBT,fACLK is thought for longer interval times */
#define BT_ADLY_0_064       (0x00)                    /* 0.064ms interval (default) */
#define BT_ADLY_0_125       (BTIP0)                   /* 0.125ms    " */
#define BT_ADLY_0_25        (BTIP1)                   /* 0.25ms     " */
#define BT_ADLY_0_5         (BTIP1+BTIP0)             /* 0.5ms      " */
#define BT_ADLY_1           (BTIP2)                   /* 1ms        " */
#define BT_ADLY_2           (BTIP2+BTIP0)             /* 2ms        " */
#define BT_ADLY_4           (BTIP2+BTIP1)             /* 4ms        " */
#define BT_ADLY_8           (BTIP2+BTIP1+BTIP0)       /* 8ms        " */
#define BT_ADLY_16          (BTDIV)                   /* 16ms       " */
#define BT_ADLY_32          (BTDIV+BTIP0)             /* 32ms       " */
#define BT_ADLY_64          (BTDIV+BTIP1)             /* 64ms       " */
#define BT_ADLY_125         (BTDIV+BTIP1+BTIP0)       /* 125ms      " */
#define BT_ADLY_250         (BTDIV+BTIP2)             /* 250ms      " */
#define BT_ADLY_500         (BTDIV+BTIP2+BTIP0)       /* 500ms      " */
#define BT_ADLY_1000        (BTDIV+BTIP2+BTIP1)       /* 1000ms     " */
#define BT_ADLY_2000        (BTDIV+BTIP2+BTIP1+BTIP0) /* 2000ms     " */
/* fCLK2,fMCLK (1MHz) is thought for short interval times */
/* the timing for short intervals is more precise than ACLK */
/* NOTE */
/* Be sure that the SCFQCTL-Register is set to 01Fh so that fMCLK,1MHz */
/* Too low interval time results in interrupts too frequent for the processor to handle! */
#define BT_MDLY_0_002       (BTSSEL)                  /* 0.002ms interval       *** interval times */
#define BT_MDLY_0_004       (BTSSEL+BTIP0)            /* 0.004ms    "           *** too short for */
#define BT_MDLY_0_008       (BTSSEL+BTIP1)            /* 0.008ms    "           *** interrupt */
#define BT_MDLY_0_016       (BTSSEL+BTIP1+BTIP0)      /* 0.016ms    "           *** handling */
#define BT_MDLY_0_032       (BTSSEL+BTIP2)            /* 0.032ms    " */
#define BT_MDLY_0_064       (BTSSEL+BTIP2+BTIP0)      /* 0.064ms    " */
#define BT_MDLY_0_125       (BTSSEL+BTIP2+BTIP1)      /* 0.125ms    " */
#define BT_MDLY_0_25        (BTSSEL+BTIP2+BTIP1+BTIP0)/* 0.25ms     " */

/* Reset/Hold coded with Bits 6-7 in BT(1)CTL */
/* this is for BT */
#define BTRESET_CNT1        (BTRESET)           /* BTCNT1 is reset while BTRESET is set */
#define BTRESET_CNT1_2      (BTRESET+BTDIV)     /* BTCNT1 .AND. BTCNT2 are reset while ~ is set */
/* this is for BT1 */
#define BTHOLD_CNT1         (BTHOLD)            /* BTCNT1 is held while BTHOLD is set */
#define BTHOLD_CNT1_2       (BTHOLD+BTDIV)      /* BT1CNT1 .AND. BT1CNT2 are held while ~ is set */

/* INTERRUPT CONTROL BITS */
/* #define BTIE                0x80 */
/* #define BTIFG               0x80 */

/************************************************************
* SYSTEM CLOCK, FLL+
************************************************************/

#define SCFI0_              (0x0050)  /* System Clock Frequency Integrator 0 */
DEFC(    SCFI0             , SCFI0_)
#define FN_2                (0x04)    /* fDCOCLK ,   2*fNominal */
#define FN_3                (0x08)    /* fDCOCLK ,   3*fNominal */
#define FN_4                (0x10)    /* fDCOCLK , 4.5*fNominal */
#define FN_8                (0x20)    /* fDCOCLK ,  10*fNominal */
#define FLLD0               (0x40)    /* Loop Divider Bit : 0 */
#define FLLD1               (0x80)    /* Loop Divider Bit : 1 */

#define FLLD_1              (0x00)    /* Multiply Selected Loop Freq. By 1 */
#define FLLD_2              (0x40)    /* Multiply Selected Loop Freq. By 2 */
#define FLLD_4              (0x80)    /* Multiply Selected Loop Freq. By 4 */
#define FLLD_8              (0xC0)    /* Multiply Selected Loop Freq. By 8 */

#define SCFI1_              (0x0051)  /* System Clock Frequency Integrator 1 */
DEFC(    SCFI1             , SCFI1_)
#define SCFQCTL_            (0x0052)  /* System Clock Frequency Control */
DEFC(    SCFQCTL           , SCFQCTL_)
/* System clock frequency values fMCLK coded with Bits 0-6 in SCFQCTL */
/* #define SCFQ_32K            0x00                        fMCLK,1*fACLK       only a range from */
#define SCFQ_64K            (0x01)                     /* fMCLK,2*fACLK          1+1 to 127+1 is possible */
#define SCFQ_128K           (0x03)                     /* fMCLK,4*fACLK */
#define SCFQ_256K           (0x07)                     /* fMCLK,8*fACLK */
#define SCFQ_512K           (0x0F)                     /* fMCLK,16*fACLK */
#define SCFQ_1M             (0x1F)                     /* fMCLK,32*fACLK */
#define SCFQ_2M             (0x3F)                     /* fMCLK,64*fACLK */
#define SCFQ_4M             (0x7F)                     /* fMCLK,128*fACLK */
#define SCFQ_M              (0x80)                     /* Modulation Disable */

#define FLL_CTL0_           (0x0053)  /* FLL+ Control 0 */
DEFC(    FLL_CTL0          , FLL_CTL0_)
#define DCOF                (0x01)                     /* DCO Fault Flag */
#define LFOF                (0x02)                     /* Low Frequency Oscillator Fault Flag */
#define XT1OF               (0x04)                     /* High Frequency Oscillator 1 Fault Flag */
#define XT2OF               (0x08)                     /* High Frequency Oscillator 2 Fault Flag */
#define OSCCAP0             (0x10)                     /* XIN/XOUT Cap 0 */
#define OSCCAP1             (0x20)                     /* XIN/XOUT Cap 1 */
#define XTS_FLL             (0x40)                     /* 1: Selects high-freq. oscillator */
#define DCOPLUS             (0x80)                     /* DCO+ Enable */

#define XCAP0PF             (0x00)                     /* XIN Cap = XOUT Cap = 0pf */
#define XCAP10PF            (0x10)                     /* XIN Cap = XOUT Cap = 10pf */
#define XCAP14PF            (0x20)                     /* XIN Cap = XOUT Cap = 14pf */
#define XCAP18PF            (0x30)                     /* XIN Cap = XOUT Cap = 18pf */

#define FLL_CTL1_           (0x0054)  /* FLL+ Control 1 */
DEFC(    FLL_CTL1          , FLL_CTL1_)
#define FLL_DIV0            (0x00)                     /* FLL+ Divide Px.x/ACLK 0 */
#define FLL_DIV1            (0x01)                     /* FLL+ Divide Px.x/ACLK 1 */
#define SELS                (0x04)                     /* Peripheral Module Clock Source (0: DCO, 1: XT2) */
#define SELM0               (0x08)                     /* MCLK Source Select 0 */
#define SELM1               (0x10)                     /* MCLK Source Select 1 */
#define XT2OFF              (0x20)                     /* High Frequency Oscillator 2 (XT2) disable */

#define FLL_DIV_1           (0x00)                     /* FLL+ Divide Px.x/ACLK By 1 */
#define FLL_DIV_2           (0x01)                     /* FLL+ Divide Px.x/ACLK By 2 */
#define FLL_DIV_4           (0x02)                     /* FLL+ Divide Px.x/ACLK By 4 */
#define FLL_DIV_8           (0x03)                     /* FLL+ Divide Px.x/ACLK By 8 */

#define SELM_DCO            (0x00)                     /* Select DCO for CPU MCLK */
#define SELM_XT2            (0x10)                     /* Select XT2 for CPU MCLK */
#define SELM_A              (0x18)                     /* Select A (from LFXT1) for CPU MCLK */
#define SMCLKOFF            (0x40)                     /* Peripheral Module Clock (SMCLK) disable */

/* INTERRUPT CONTROL BITS */
/* These two bits are defined in the Special Function Registers */
/* #define OFIFG               0x02 */
/* #define OFIE                0x02 */

/************************************************************
* Brown-Out, Supply Voltage Supervision (SVS)
************************************************************/

#define SVSCTL_             (0x0056)  /* SVS Control */
DEFC(    SVSCTL            , SVSCTL_)
#define SVSFG               (0x01)
#define SVSOP               (0x02)
#define SVSON               (0x04)
#define PORON               (0x08)
#define VLDOFF              (0x00)
#define VLDON               (0x10)
#define VLD_1_8V            (0x10)

/************************************************************
* LCD
************************************************************/

#define LCDCTL_             (0x0090)  /* LCD Control */
DEFC(    LCDCTL            , LCDCTL_)
/* the names of the mode bits are different from the spec */
#define LCDON               (0x01)
#define LCDLOWR             (0x02)
#define LCDSON              (0x04)
#define LCDMX0              (0x08)
#define LCDMX1              (0x10)
#define LCDP0               (0x20)
#define LCDP1               (0x40)
#define LCDP2               (0x80)
/* Display modes coded with Bits 2-4 */
#define LCDSTATIC           (LCDSON)
#define LCD2MUX             (LCDMX0+LCDSON)
#define LCD3MUX             (LCDMX1+LCDSON)
#define LCD4MUX             (LCDMX1+LCDMX0+LCDSON)
/* Group select code with Bits 5-7                     Seg.lines   Dig.output */
#define LCDSG0              (0x00)                    /* ---------   Port Only (default) */
#define LCDSG0_1            (LCDP0)                   /* S0  - S15   see Datasheet */
#define LCDSG0_2            (LCDP1)                   /* S0  - S19   see Datasheet */
#define LCDSG0_3            (LCDP1+LCDP0)             /* S0  - S23   see Datasheet */
#define LCDSG0_4            (LCDP2)                   /* S0  - S27   see Datasheet */
#define LCDSG0_5            (LCDP2+LCDP0)             /* S0  - S31   see Datasheet */
#define LCDSG0_6            (LCDP2+LCDP1)             /* S0  - S35   see Datasheet */
#define LCDSG0_7            (LCDP2+LCDP1+LCDP0)       /* S0  - S39   see Datasheet */
/* NOTE: YOU CAN ONLY USE THE 'S' OR 'G' DECLARATIONS FOR A COMMAND */
/* MOV  #LCDSG0_3+LCDOG2_7,&LCDCTL ACTUALY MEANS MOV  #LCDP1,&LCDCTL! */
#define LCDOG1_7            (0x00)                    /* ---------   Port Only (default) */
#define LCDOG2_7            (LCDP0)                   /* S0  - S15   see Datasheet */
#define LCDOG3_7            (LCDP1)                   /* S0  - S19   see Datasheet */
#define LCDOG4_7            (LCDP1+LCDP0)             /* S0  - S23   see Datasheet */
#define LCDOG5_7            (LCDP2)                   /* S0  - S27   see Datasheet */
#define LCDOG6_7            (LCDP2+LCDP0)             /* S0  - S31   see Datasheet */
#define LCDOG7              (LCDP2+LCDP1)             /* S0  - S35   see Datasheet */
#define LCDOGOFF            (LCDP2+LCDP1+LCDP0)       /* S0  - S39   see Datasheet */

#define LCDMEM_             (0x0091)  /* LCD Memory */
#ifndef __IAR_SYSTEMS_ICC
#define LCDMEM              (LCDMEM_) /* LCD Memory (for assembler) */
#else
#define LCDMEM              ((char*) LCDMEM_) /* LCD Memory (for C) */
#endif
#define LCDM1_              (LCDMEM_) /* LCD Memory 1 */
DEFC(    LCDM1             , LCDM1_)
#define LCDM2_              (0x0092)  /* LCD Memory 2 */
DEFC(    LCDM2             , LCDM2_)
#define LCDM3_              (0x0093)  /* LCD Memory 3 */
DEFC(    LCDM3             , LCDM3_)
#define LCDM4_              (0x0094)  /* LCD Memory 4 */
DEFC(    LCDM4             , LCDM4_)
#define LCDM5_              (0x0095)  /* LCD Memory 5 */
DEFC(    LCDM5             , LCDM5_)
#define LCDM6_              (0x0096)  /* LCD Memory 6 */
DEFC(    LCDM6             , LCDM6_)
#define LCDM7_              (0x0097)  /* LCD Memory 7 */
DEFC(    LCDM7             , LCDM7_)
#define LCDM8_              (0x0098)  /* LCD Memory 8 */
DEFC(    LCDM8             , LCDM8_)
#define LCDM9_              (0x0099)  /* LCD Memory 9 */
DEFC(    LCDM9             , LCDM9_)
#define LCDM10_             (0x009A)  /* LCD Memory 10 */
DEFC(    LCDM10            , LCDM10_)
#define LCDM11_             (0x009B)  /* LCD Memory 11 */
DEFC(    LCDM11            , LCDM11_)
#define LCDM12_             (0x009C)  /* LCD Memory 12 */
DEFC(    LCDM12            , LCDM12_)
#define LCDM13_             (0x009D)  /* LCD Memory 13 */
DEFC(    LCDM13            , LCDM13_)
#define LCDM14_             (0x009E)  /* LCD Memory 14 */
DEFC(    LCDM14            , LCDM14_)
#define LCDM15_             (0x009F)  /* LCD Memory 15 */
DEFC(    LCDM15            , LCDM15_)
#define LCDM16_             (0x00A0)  /* LCD Memory 16 */
DEFC(    LCDM16            , LCDM16_)
#define LCDM17_             (0x00A1)  /* LCD Memory 17 */
DEFC(    LCDM17            , LCDM17_)
#define LCDM18_             (0x00A2)  /* LCD Memory 18 */
DEFC(    LCDM18            , LCDM18_)
#define LCDM19_             (0x00A3)  /* LCD Memory 19 */
DEFC(    LCDM19            , LCDM19_)
#define LCDM20_             (0x00A4)  /* LCD Memory 20 */
DEFC(    LCDM20            , LCDM20_)

#define LCDMA_              (LCDM10_) /* LCD Memory A */
DEFC(    LCDMA             , LCDMA_)
#define LCDMB_              (LCDM11_) /* LCD Memory B */
DEFC(    LCDMB             , LCDMB_)
#define LCDMC_              (LCDM12_) /* LCD Memory C */
DEFC(    LCDMC             , LCDMC_)
#define LCDMD_              (LCDM13_) /* LCD Memory D */
DEFC(    LCDMD             , LCDMD_)
#define LCDME_              (LCDM14_) /* LCD Memory E */
DEFC(    LCDME             , LCDME_)
#define LCDMF_              (LCDM15_) /* LCD Memory F */
DEFC(    LCDMF             , LCDMF_)

/************************************************************
* USART
************************************************************/

#define PENA                (0x80)        /* UCTL */
#define PEV                 (0x40)
#define SPB                 (0x20)        /* to distinguish from stackpointer SP */
#define CHAR                (0x10)
#define LISTEN              (0x08)
#define SYNC                (0x04)
#define MM                  (0x02)
#define SWRST               (0x01)

#define CKPH                (0x80)        /* UTCTL */
#define CKPL                (0x40)
#define SSEL1               (0x20)
#define SSEL0               (0x10)
#define URXSE               (0x08)
#define TXWAKE              (0x04)
#define STC                 (0x02)
#define TXEPT               (0x01)

#define FE                  (0x80)        /* URCTL */
#define PE                  (0x40)
#define OE                  (0x20)
#define BRK                 (0x10)
#define URXEIE              (0x08)
#define URXWIE              (0x04)
#define RXWAKE              (0x02)
#define RXERR               (0x01)

/************************************************************
* USART 0
************************************************************/

#define U0CTL_              (0x0070)  /* USART 0 Control */
DEFC(    U0CTL             , U0CTL_)
#define U0TCTL_             (0x0071)  /* USART 0 Transmit Control */
DEFC(    U0TCTL            , U0TCTL_)
#define U0RCTL_             (0x0072)  /* USART 0 Receive Control */
DEFC(    U0RCTL            , U0RCTL_)
#define U0MCTL_             (0x0073)  /* USART 0 Modulation Control */
DEFC(    U0MCTL            , U0MCTL_)
#define U0BR0_              (0x0074)  /* USART 0 Baud Rate 0 */
DEFC(    U0BR0             , U0BR0_)
#define U0BR1_              (0x0075)  /* USART 0 Baud Rate 1 */
DEFC(    U0BR1             , U0BR1_)
#define U0RXBUF_            (0x0076)  /* USART 0 Receive Buffer */
READ_ONLY DEFC( U0RXBUF        , U0RXBUF_)
#define U0TXBUF_            (0x0077)  /* USART 0 Transmit Buffer */
DEFC(    U0TXBUF           , U0TXBUF_)

/* Alternate register names */

#define UCTL0_              U0CTL_    /* USART 0 Control */
DEFC(    UCTL0             , UCTL0_)
#define UTCTL0_             U0TCTL_   /* USART 0 Transmit Control */
DEFC(    UTCTL0            , UTCTL0_)
#define URCTL0_             U0RCTL_   /* USART 0 Receive Control */
DEFC(    URCTL0            , URCTL0_)
#define UMCTL0_             U0MCTL_   /* USART 0 Modulation Control */
DEFC(    UMCTL0            , UMCTL0_)
#define UBR00_              U0BR0_    /* USART 0 Baud Rate 0 */
DEFC(    UBR00             , UBR00_)
#define UBR10_              U0BR1_    /* USART 0 Baud Rate 1 */
DEFC(    UBR10             , UBR10_)
#define RXBUF0_             U0RXBUF_  /* USART 0 Receive Buffer */
READ_ONLY DEFC( RXBUF0         , RXBUF0_)
#define TXBUF0_             U0TXBUF_  /* USART 0 Transmit Buffer */
DEFC(    TXBUF0            , TXBUF0_)

#define UCTL_0_             U0CTL_    /* USART 0 Control */
DEFC(    UCTL_0            , UCTL_0_)
#define UTCTL_0_            U0TCTL_   /* USART 0 Transmit Control */
DEFC(    UTCTL_0           , UTCTL_0_)
#define URCTL_0_            U0RCTL_   /* USART 0 Receive Control */
DEFC(    URCTL_0           , URCTL_0_)
#define UMCTL_0_            U0MCTL_   /* USART 0 Modulation Control */
DEFC(    UMCTL_0           , UMCTL_0_)
#define UBR0_0_             U0BR0_    /* USART 0 Baud Rate 0 */
DEFC(    UBR0_0            , UBR0_0_)
#define UBR1_0_             U0BR1_    /* USART 0 Baud Rate 1 */
DEFC(    UBR1_0            , UBR1_0_)
#define RXBUF_0_            U0RXBUF_  /* USART 0 Receive Buffer */
READ_ONLY DEFC( RXBUF_0        , RXBUF_0_)
#define TXBUF_0_            U0TXBUF_  /* USART 0 Transmit Buffer */
DEFC(    TXBUF_0           , TXBUF_0_)

/************************************************************
* Timer A
************************************************************/

#define TAIV_               (0x012E)  /* Timer A Interrupt Vector Word */
READ_ONLY DEFW( TAIV           , TAIV_)
#define TACTL_              (0x0160)  /* Timer A Control */
DEFW(    TACTL             , TACTL_)
#define TACCTL0_            (0x0162)  /* Timer A Capture/Compare Control 0 */
DEFW(    TACCTL0           , TACCTL0_)
#define TACCTL1_            (0x0164)  /* Timer A Capture/Compare Control 1 */
DEFW(    TACCTL1           , TACCTL1_)
#define TACCTL2_            (0x0166)  /* Timer A Capture/Compare Control 2 */
DEFW(    TACCTL2           , TACCTL2_)
#define TAR_                (0x0170)  /* Timer A */
DEFW(    TAR               , TAR_)
#define TACCR0_             (0x0172)  /* Timer A Capture/Compare 0 */
DEFW(    TACCR0            , TACCR0_)
#define TACCR1_             (0x0174)  /* Timer A Capture/Compare 1 */
DEFW(    TACCR1            , TACCR1_)
#define TACCR2_             (0x0176)  /* Timer A Capture/Compare 2 */
DEFW(    TACCR2            , TACCR2_)

/* Alternate register names */
#define CCTL0_              TACCTL0_    /* Timer A Capture/Compare Control 0 */
DEFW(    CCTL0 , CCTL0_)
#define CCTL1_              TACCTL1_    /* Timer A Capture/Compare Control 1 */
DEFW(    CCTL1 , CCTL1_)
#define CCTL2_              TACCTL2_    /* Timer A Capture/Compare Control 2 */
DEFW(    CCTL2 , CCTL2_)
#define CCR0_               TACCR0_     /* Timer A Capture/Compare 0 */
DEFW(    CCR0 , CCR0_)
#define CCR1_               TACCR1_     /* Timer A Capture/Compare 1 */
DEFW(    CCR1 , CCR1_)
#define CCR2_               TACCR2_     /* Timer A Capture/Compare 2 */
DEFW(    CCR2 , CCR2_)

#define TASSEL2             (0x0400)  /* unused */        /* to distinguish from USART SSELx */
#define TASSEL1             (0x0200)  /* Timer A clock source select 0 */
#define TASSEL0             (0x0100)  /* Timer A clock source select 1 */
#define ID1                 (0x0080)  /* Timer A clock input devider 1 */
#define ID0                 (0x0040)  /* Timer A clock input devider 0 */
#define MC1                 (0x0020)  /* Timer A mode control 1 */
#define MC0                 (0x0010)  /* Timer A mode control 0 */
#define TACLR               (0x0004)  /* Timer A counter clear */
#define TAIE                (0x0002)  /* Timer A counter interrupt enable */
#define TAIFG               (0x0001)  /* Timer A counter interrupt flag */

#define MC_0                (0*0x10)  /* Timer A mode control: 0 - Stop */
#define MC_1                (1*0x10)  /* Timer A mode control: 1 - Up to CCR0 */
#define MC_2                (2*0x10)  /* Timer A mode control: 2 - Continous up */
#define MC_3                (3*0x10)  /* Timer A mode control: 3 - Up/Down */
#define ID_0                (0*0x40)  /* Timer A input divider: 0 - /1 */
#define ID_1                (1*0x40)  /* Timer A input divider: 1 - /2 */
#define ID_2                (2*0x40)  /* Timer A input divider: 2 - /4 */
#define ID_3                (3*0x40)  /* Timer A input divider: 3 - /8 */
#define TASSEL_0            (0*0x100) /* Timer A clock source select: 0 - TACLK */
#define TASSEL_1            (1*0x100) /* Timer A clock source select: 1 - ACLK  */
#define TASSEL_2            (2*0x100) /* Timer A clock source select: 2 - SMCLK */
#define TASSEL_3            (3*0x100) /* Timer A clock source select: 3 - INCLK */

#define CM1                 (0x8000)  /* Capture mode 1 */
#define CM0                 (0x4000)  /* Capture mode 0 */
#define CCIS1               (0x2000)  /* Capture input select 1 */
#define CCIS0               (0x1000)  /* Capture input select 0 */
#define SCS                 (0x0800)  /* Capture sychronize */
#define SCCI                (0x0400)  /* Latched capture signal (read) */
#define CAP                 (0x0100)  /* Capture mode: 1 /Compare mode : 0 */
#define OUTMOD2             (0x0080)  /* Output mode 2 */
#define OUTMOD1             (0x0040)  /* Output mode 1 */
#define OUTMOD0             (0x0020)  /* Output mode 0 */
#define CCIE                (0x0010)  /* Capture/compare interrupt enable */
#define CCI                 (0x0008)  /* Capture input signal (read) */
#define OUT                 (0x0004)  /* PWM Output signal if output mode 0 */
#define COV                 (0x0002)  /* Capture/compare overflow flag */
#define CCIFG               (0x0001)  /* Capture/compare interrupt flag */

#define OUTMOD_0            (0*0x20)  /* PWM output mode: 0 - output only */
#define OUTMOD_1            (1*0x20)  /* PWM output mode: 1 - set */
#define OUTMOD_2            (2*0x20)  /* PWM output mode: 2 - PWM toggle/reset */
#define OUTMOD_3            (3*0x20)  /* PWM output mode: 3 - PWM set/reset */
#define OUTMOD_4            (4*0x20)  /* PWM output mode: 4 - toggle */
#define OUTMOD_5            (5*0x20)  /* PWM output mode: 5 - Reset */
#define OUTMOD_6            (6*0x20)  /* PWM output mode: 6 - PWM toggle/set */
#define OUTMOD_7            (7*0x20)  /* PWM output mode: 7 - PWM reset/set */
#define CCIS_0              (0*0x1000) /* Capture input select: 0 - CCIxA */
#define CCIS_1              (1*0x1000) /* Capture input select: 1 - CCIxB */
#define CCIS_2              (2*0x1000) /* Capture input select: 2 - GND */
#define CCIS_3              (3*0x1000) /* Capture input select: 3 - Vcc */
#define CM_0                (0*0x4000u) /* Capture mode: 0 - disabled */
#define CM_1                (1*0x4000u) /* Capture mode: 1 - pos. edge */
#define CM_2                (2*0x4000u) /* Capture mode: 1 - neg. edge */
#define CM_3                (3*0x4000u) /* Capture mode: 1 - both edges */

/************************************************************
* Timer B
************************************************************/

#define TBIV_               (0x011E)  /* Timer B Interrupt Vector Word */
READ_ONLY DEFW( TBIV           , TBIV_)
#define TBCTL_              (0x0180)  /* Timer B Control */
DEFW(    TBCTL             , TBCTL_)
#define TBCCTL0_            (0x0182)  /* Timer B Capture/Compare Control 0 */
DEFW(    TBCCTL0           , TBCCTL0_)
#define TBCCTL1_            (0x0184)  /* Timer B Capture/Compare Control 1 */
DEFW(    TBCCTL1           , TBCCTL1_)
#define TBCCTL2_            (0x0186)  /* Timer B Capture/Compare Control 2 */
DEFW(    TBCCTL2           , TBCCTL2_)
#define TBR_                (0x0190)  /* Timer B */
DEFW(    TBR               , TBR_)
#define TBCCR0_             (0x0192)  /* Timer B Capture/Compare 0 */
DEFW(    TBCCR0            , TBCCR0_)
#define TBCCR1_             (0x0194)  /* Timer B Capture/Compare 1 */
DEFW(    TBCCR1            , TBCCR1_)
#define TBCCR2_             (0x0196)  /* Timer B Capture/Compare 2 */
DEFW(    TBCCR2            , TBCCR2_)

#define SHR1                (0x4000)  /* Timer B Compare latch load group 1 */
#define SHR0                (0x2000)  /* Timer B Compare latch load group 0 */
#define TBCLGRP1            (0x4000)  /* Timer B Compare latch load group 1 */
#define TBCLGRP0            (0x2000)  /* Timer B Compare latch load group 0 */
#define CNTL1               (0x1000)  /* Counter lenght 1 */
#define CNTL0               (0x0800)  /* Counter lenght 0 */
#define TBSSEL2             (0x0400)  /* unused */
#define TBSSEL1             (0x0200)  /* Clock source 1 */
#define TBSSEL0             (0x0100)  /* Clock source 0 */
#define TBCLR               (0x0004)  /* Timer B counter clear */
#define TBIE                (0x0002)  /* Timer B interrupt enable */
#define TBIFG               (0x0001)  /* Timer B interrupt flag */

#define TBSSEL_0            (0*0x0100)  /* Clock Source: TBCLK */
#define TBSSEL_1            (1*0x0100)  /* Clock Source: ACLK  */
#define TBSSEL_2            (2*0x0100)  /* Clock Source: SMCLK */
#define TBSSEL_3            (3*0x0100)  /* Clock Source: INCLK */
#define CNTL_0              (0*0x0800)  /* Counter lenght: 16 bit */
#define CNTL_1              (1*0x0800)  /* Counter lenght: 12 bit */
#define CNTL_2              (2*0x0800)  /* Counter lenght: 10 bit */
#define CNTL_3              (3*0x0800)  /* Counter lenght:  8 bit */
#define SHR_0               (0*0x2000)  /* Timer B Group: 0 - individually */
#define SHR_1               (1*0x2000)  /* Timer B Group: 1 - 3 groups (1-2, 3-4, 5-6) */
#define SHR_2               (2*0x2000)  /* Timer B Group: 2 - 2 groups (1-3, 4-6)*/
#define SHR_3               (3*0x2000)  /* Timer B Group: 3 - 1 group (all) */
#define TBCLGRP_0           (0*0x2000)  /* Timer B Group: 0 - individually */
#define TBCLGRP_1           (1*0x2000)  /* Timer B Group: 1 - 3 groups (1-2, 3-4, 5-6) */
#define TBCLGRP_2           (2*0x2000)  /* Timer B Group: 2 - 2 groups (1-3, 4-6)*/
#define TBCLGRP_3           (3*0x2000)  /* Timer B Group: 3 - 1 group (all) */

/* Additional Timer B Control Register bits are defined in Timer A */

#define SLSHR1              (0x0400)  /* Compare latch load source 1 */
#define SLSHR0              (0x0200)  /* Compare latch load source 0 */
#define CLLD1               (0x0400)  /* Compare latch load source 1 */
#define CLLD0               (0x0200)  /* Compare latch load source 0 */

#define SLSHR_0             (0*0x0200)  /* Compare latch load sourec : 0 - immediate */
#define SLSHR_1             (1*0x0200)  /* Compare latch load sourec : 1 - TBR counts to 0 */
#define SLSHR_2             (2*0x0200)  /* Compare latch load sourec : 2 - up/down */
#define SLSHR_3             (3*0x0200)  /* Compare latch load sourec : 3 - TBR counts to TBCTL0 */

#define CLLD_0              (0*0x0200)  /* Compare latch load sourec : 0 - immediate */
#define CLLD_1              (1*0x0200)  /* Compare latch load sourec : 1 - TBR counts to 0 */
#define CLLD_2              (2*0x0200)  /* Compare latch load sourec : 2 - up/down */
#define CLLD_3              (3*0x0200)  /* Compare latch load sourec : 3 - TBR counts to TBCTL0 */

/*************************************************************
* Flash Memory
*************************************************************/

#define FCTL1_              (0x0128)  /* FLASH Control 1 */
DEFW(    FCTL1             , FCTL1_)
#define FCTL2_              (0x012A)  /* FLASH Control 2 */
DEFW(    FCTL2             , FCTL2_)
#define FCTL3_              (0x012C)  /* FLASH Control 3 */
DEFW(    FCTL3             , FCTL3_)

#define FRKEY               (0x9600)  /* Flash key returned by read */
#define FWKEY               (0xA500)  /* Flash key for write */
#define FXKEY               (0x3300)  /* for use with XOR instruction */

#define ERASE               (0x0002)  /* Enable bit for Flash segment erase */
#define MERAS               (0x0004)  /* Enable bit for Flash mass erase */
#define WRT                 (0x0040)  /* Enable bit for Flash write */
#define BLKWRT              (0x0080)  /* Enable bit for Flash segment write */
#define SEGWRT              (0x0080)  /* old definition */ /* Enable bit for Flash segment write */

#define FN0                 (0x0001)  /* Devide Flash clock by 1 to 64 using FN0 to FN5 according to: */
#define FN1                 (0x0002)  /*  32*FN5 + 16*FN4 + 8*FN3 + 4*FN2 + 2*FN1 + FN0 + 1 */
#define FN2                 (0x0004)
#define FN3                 (0x0008)
#define FN4                 (0x0010)
#define FN5                 (0x0020)
#define FSSEL0              (0x0040)  /* Flash clock select 0 */        /* to distinguish from USART SSELx */
#define FSSEL1              (0x0080)  /* Flash clock select 1 */

#define FSSEL_0             (0x0000)  /* Flash clock select: 0 - ACLK */
#define FSSEL_1             (0x0040)  /* Flash clock select: 1 - MCLK */
#define FSSEL_2             (0x0080)  /* Flash clock select: 2 - SMCLK */
#define FSSEL_3             (0x00C0)  /* Flash clock select: 3 - SMCLK */

#define BUSY                (0x0001)  /* Flash busy: 1 */
#define KEYV                (0x0002)  /* Flash Key violation flag */
#define ACCVIFG             (0x0004)  /* Flash Access violation flag */
#define WAIT                (0x0008)  /* Wait flag for segment write */
#define LOCK                (0x0010)  /* Lock bit: 1 - Flash is locked (read only) */
#define EMEX                (0x0020)  /* Flash Emergency Exit */

/************************************************************
* Comparator A
************************************************************/

#define CACTL1_             (0x0059)  /* Comparator A Control 1 */
DEFC(    CACTL1            , CACTL1_)
#define CACTL2_             (0x005A)  /* Comparator A Control 2 */
DEFC(    CACTL2            , CACTL2_)
#define CAPD_               (0x005B)  /* Comparator A Port Disable */
DEFC(    CAPD              , CAPD_)

#define CAIFG               (0x01)    /* Comp. A Interrupt Flag */
#define CAIE                (0x02)    /* Comp. A Interrupt Enable */
#define CAIES               (0x04)    /* Comp. A Int. Edge Select: 0:rising / 1:falling */
#define CAON                (0x08)    /* Comp. A enable */
#define CAREF0              (0x10)    /* Comp. A Internal Reference Select 0 */
#define CAREF1              (0x20)    /* Comp. A Internal Reference Select 1 */
#define CARSEL              (0x40)    /* Comp. A Internal Reference Enable */
#define CAEX                (0x80)    /* Comp. A Exchange Inputs */

#define CAREF_0             (0x00)    /* Comp. A Int. Ref. Select 0 : Off */
#define CAREF_1             (0x10)    /* Comp. A Int. Ref. Select 1 : 0.25*Vcc */
#define CAREF_2             (0x20)    /* Comp. A Int. Ref. Select 2 : 0.5*Vcc */
#define CAREF_3             (0x30)    /* Comp. A Int. Ref. Select 3 : Vt*/

#define CAOUT               (0x01)    /* Comp. A Output */
#define CAF                 (0x02)    /* Comp. A Enable Output Filter */
#define P2CA0               (0x04)    /* Comp. A Connect External Signal to CA0 : 1 */
#define P2CA1               (0x08)    /* Comp. A Connect External Signal to CA1 : 1 */
#define CACTL24             (0x10)
#define CACTL25             (0x20)
#define CACTL26             (0x40)
#define CACTL27             (0x80)

#define CAPD0               (0x01)    /* Comp. A Disable Input Buffer of Port Register .0 */
#define CAPD1               (0x02)    /* Comp. A Disable Input Buffer of Port Register .1 */
#define CAPD2               (0x04)    /* Comp. A Disable Input Buffer of Port Register .2 */
#define CAPD3               (0x08)    /* Comp. A Disable Input Buffer of Port Register .3 */
#define CAPD4               (0x10)    /* Comp. A Disable Input Buffer of Port Register .4 */
#define CAPD5               (0x20)    /* Comp. A Disable Input Buffer of Port Register .5 */
#define CAPD6               (0x40)    /* Comp. A Disable Input Buffer of Port Register .6 */
#define CAPD7               (0x80)    /* Comp. A Disable Input Buffer of Port Register .7 */

/************************************************************
* ADC12
************************************************************/

#define ADC12CTL0_          (0x01A0)  /* ADC12 Control 0 */
DEFW(    ADC12CTL0         , ADC12CTL0_)
#define ADC12CTL1_          (0x01A2)  /* ADC12 Control 1 */
DEFW(    ADC12CTL1         , ADC12CTL1_)
#define ADC12IFG_           (0x01A4)  /* ADC12 Interrupt Flag */
DEFW(    ADC12IFG          , ADC12IFG_)
#define ADC12IE_            (0x01A6)  /* ADC12 Interrupt Enable */
DEFW(    ADC12IE           , ADC12IE_)
#define ADC12IV_            (0x01A8)  /* ADC12 Interrupt Vector Word */
DEFW(    ADC12IV           , ADC12IV_)

#define ADC12MEM_           (0x0140)  /* ADC12 Conversion Memory */
#ifndef __IAR_SYSTEMS_ICC
#define ADC12MEM            (ADC12MEM_) /* ADC12 Conversion Memory (for assembler) */
#else
#define ADC12MEM            ((int*) ADC12MEM_) /* ADC12 Conversion Memory (for C) */
#endif
#define ADC12MEM0_          (ADC12MEM_) /* ADC12 Conversion Memory 0 */
DEFW(    ADC12MEM0         , ADC12MEM0_)
#define ADC12MEM1_          (0x0142)  /* ADC12 Conversion Memory 1 */
DEFW(    ADC12MEM1         , ADC12MEM1_)
#define ADC12MEM2_          (0x0144)  /* ADC12 Conversion Memory 2 */
DEFW(    ADC12MEM2         , ADC12MEM2_)
#define ADC12MEM3_          (0x0146)  /* ADC12 Conversion Memory 3 */
DEFW(    ADC12MEM3         , ADC12MEM3_)
#define ADC12MEM4_          (0x0148)  /* ADC12 Conversion Memory 4 */
DEFW(    ADC12MEM4         , ADC12MEM4_)
#define ADC12MEM5_          (0x014A)  /* ADC12 Conversion Memory 5 */
DEFW(    ADC12MEM5         , ADC12MEM5_)
#define ADC12MEM6_          (0x014C)  /* ADC12 Conversion Memory 6 */
DEFW(    ADC12MEM6         , ADC12MEM6_)
#define ADC12MEM7_          (0x014E)  /* ADC12 Conversion Memory 7 */
DEFW(    ADC12MEM7         , ADC12MEM7_)
#define ADC12MEM8_          (0x0150)  /* ADC12 Conversion Memory 8 */
DEFW(    ADC12MEM8         , ADC12MEM8_)
#define ADC12MEM9_          (0x0152)  /* ADC12 Conversion Memory 9 */
DEFW(    ADC12MEM9         , ADC12MEM9_)
#define ADC12MEM10_         (0x0154)  /* ADC12 Conversion Memory 10 */
DEFW(    ADC12MEM10        , ADC12MEM10_)
#define ADC12MEM11_         (0x0156)  /* ADC12 Conversion Memory 11 */
DEFW(    ADC12MEM11        , ADC12MEM11_)
#define ADC12MEM12_         (0x0158)  /* ADC12 Conversion Memory 12 */
DEFW(    ADC12MEM12        , ADC12MEM12_)
#define ADC12MEM13_         (0x015A)  /* ADC12 Conversion Memory 13 */
DEFW(    ADC12MEM13        , ADC12MEM13_)
#define ADC12MEM14_         (0x015C)  /* ADC12 Conversion Memory 14 */
DEFW(    ADC12MEM14        , ADC12MEM14_)
#define ADC12MEM15_         (0x015E)  /* ADC12 Conversion Memory 15 */
DEFW(    ADC12MEM15        , ADC12MEM15_)

#define ADC12MCTL_          (0x0080)  /* ADC12 Memory Control */
#ifndef __IAR_SYSTEMS_ICC
#define ADC12MCTL           (ADC12MCTL_) /* ADC12 Memory Control (for assembler) */
#else
#define ADC12MCTL           ((char*) ADC12MCTL_) /* ADC12 Memory Control (for C) */
#endif
#define ADC12MCTL0_         (ADC12MCTL_) /* ADC12 Memory Control 0 */
DEFC(    ADC12MCTL0        , ADC12MCTL0_)
#define ADC12MCTL1_         (0x0081)  /* ADC12 Memory Control 1 */
DEFC(    ADC12MCTL1        , ADC12MCTL1_)
#define ADC12MCTL2_         (0x0082)  /* ADC12 Memory Control 2 */
DEFC(    ADC12MCTL2        , ADC12MCTL2_)
#define ADC12MCTL3_         (0x0083)  /* ADC12 Memory Control 3 */
DEFC(    ADC12MCTL3        , ADC12MCTL3_)
#define ADC12MCTL4_         (0x0084)  /* ADC12 Memory Control 4 */
DEFC(    ADC12MCTL4        , ADC12MCTL4_)
#define ADC12MCTL5_         (0x0085)  /* ADC12 Memory Control 5 */
DEFC(    ADC12MCTL5        , ADC12MCTL5_)
#define ADC12MCTL6_         (0x0086)  /* ADC12 Memory Control 6 */
DEFC(    ADC12MCTL6        , ADC12MCTL6_)
#define ADC12MCTL7_         (0x0087)  /* ADC12 Memory Control 7 */
DEFC(    ADC12MCTL7        , ADC12MCTL7_)
#define ADC12MCTL8_         (0x0088)  /* ADC12 Memory Control 8 */
DEFC(    ADC12MCTL8        , ADC12MCTL8_)
#define ADC12MCTL9_         (0x0089)  /* ADC12 Memory Control 9 */
DEFC(    ADC12MCTL9        , ADC12MCTL9_)
#define ADC12MCTL10_        (0x008A)  /* ADC12 Memory Control 10 */
DEFC(    ADC12MCTL10       , ADC12MCTL10_)
#define ADC12MCTL11_        (0x008B)  /* ADC12 Memory Control 11 */
DEFC(    ADC12MCTL11       , ADC12MCTL11_)
#define ADC12MCTL12_        (0x008C)  /* ADC12 Memory Control 12 */
DEFC(    ADC12MCTL12       , ADC12MCTL12_)
#define ADC12MCTL13_        (0x008D)  /* ADC12 Memory Control 13 */
DEFC(    ADC12MCTL13       , ADC12MCTL13_)
#define ADC12MCTL14_        (0x008E)  /* ADC12 Memory Control 14 */
DEFC(    ADC12MCTL14       , ADC12MCTL14_)
#define ADC12MCTL15_        (0x008F)  /* ADC12 Memory Control 15 */
DEFC(    ADC12MCTL15       , ADC12MCTL15_)

#define ADC12SC             (0x001) /* ADC12CTL0 */
#define ENC                 (0x002)
#define ADC12TOVIE          (0x004)
#define ADC12OVIE           (0x008)
#define ADC12ON             (0x010)
#define REFON               (0x020)
#define REF2_5V             (0x040)
#define MSH                 (0x080)
#define MSC                 (0x080)

#define SHT0_0               (0*0x100)
#define SHT0_1               (1*0x100)
#define SHT0_2               (2*0x100)
#define SHT0_3               (3*0x100)
#define SHT0_4               (4*0x100)
#define SHT0_5               (5*0x100)
#define SHT0_6               (6*0x100)
#define SHT0_7               (7*0x100)
#define SHT0_8               (8*0x100)
#define SHT0_9               (9*0x100)
#define SHT0_10             (10*0x100)
#define SHT0_11             (11*0x100)
#define SHT0_12             (12*0x100)
#define SHT0_13             (13*0x100)
#define SHT0_14             (14*0x100)
#define SHT0_15             (15*0x100)

#define SHT1_0               (0*0x1000)
#define SHT1_1               (1*0x1000)
#define SHT1_2               (2*0x1000)
#define SHT1_3               (3*0x1000)
#define SHT1_4               (4*0x1000)
#define SHT1_5               (5*0x1000)
#define SHT1_6               (6*0x1000)
#define SHT1_7               (7*0x1000)
#define SHT1_8               (8*0x1000)
#define SHT1_9               (9*0x1000)
#define SHT1_10             (10*0x1000)
#define SHT1_11             (11*0x1000)
#define SHT1_12             (12*0x1000)
#define SHT1_13             (13*0x1000)
#define SHT1_14             (14*0x1000)
#define SHT1_15             (15*0x1000)

#define ADC12BUSY           (0x0001) /* ADC12CTL1 */
#define CONSEQ_0             (0*2)
#define CONSEQ_1             (1*2)
#define CONSEQ_2             (2*2)
#define CONSEQ_3             (3*2)
#define ADC12SSEL_0          (0*8)
#define ADC12SSEL_1          (1*8)
#define ADC12SSEL_2          (2*8)
#define ADC12SSEL_3          (3*8)
#define ADC12DIV_0           (0*0x20)
#define ADC12DIV_1           (1*0x20)
#define ADC12DIV_2           (2*0x20)
#define ADC12DIV_3           (3*0x20)
#define ADC12DIV_4           (4*0x20)
#define ADC12DIV_5           (5*0x20)
#define ADC12DIV_6           (6*0x20)
#define ADC12DIV_7           (7*0x20)
#define ISSH                (0x0100)
#define SHP                 (0x0200)
#define SHS_0                (0*0x400)
#define SHS_1                (1*0x400)
#define SHS_2                (2*0x400)
#define SHS_3                (3*0x400)

#define CSTARTADD_0          (0*0x1000)
#define CSTARTADD_1          (1*0x1000)
#define CSTARTADD_2          (2*0x1000)
#define CSTARTADD_3          (3*0x1000)
#define CSTARTADD_4          (4*0x1000)
#define CSTARTADD_5          (5*0x1000)
#define CSTARTADD_6          (6*0x1000)
#define CSTARTADD_7          (7*0x1000)
#define CSTARTADD_8          (8*0x1000)
#define CSTARTADD_9          (9*0x1000)
#define CSTARTADD_10        (10*0x1000)
#define CSTARTADD_11        (11*0x1000)
#define CSTARTADD_12        (12*0x1000)
#define CSTARTADD_13        (13*0x1000)
#define CSTARTADD_14        (14*0x1000)
#define CSTARTADD_15        (15*0x1000)

#define INCH_0               (0) /* ADC12MCTLx */
#define INCH_1               (1)
#define INCH_2               (2)
#define INCH_3               (3)
#define INCH_4               (4)
#define INCH_5               (5)
#define INCH_6               (6)
#define INCH_7               (7)
#define INCH_8               (8)
#define INCH_9               (9)
#define INCH_10             (10)
#define INCH_11             (11)
#define INCH_12             (12)
#define INCH_13             (13)
#define INCH_14             (14)
#define INCH_15             (15)

#define SREF_0               (0*0x10)
#define SREF_1               (1*0x10)
#define SREF_2               (2*0x10)
#define SREF_3               (3*0x10)
#define SREF_4               (4*0x10)
#define SREF_5               (5*0x10)
#define SREF_6               (6*0x10)
#define SREF_7               (7*0x10)
#define EOS                 (0x80)

/************************************************************
* Interrupt Vectors (offset from 0xFFE0)
************************************************************/

#define BASICTIMER_VECTOR   (0 * 2)  /* 0xFFE0 Basic Timer */
#define PORT2_VECTOR        (1 * 2)  /* 0xFFE2 Port 2 */
#define PORT1_VECTOR        (4 * 2)  /* 0xFFE8 Port 1 */
#define TIMERA1_VECTOR      (5 * 2)  /* 0xFFEA Timer A CC1-2, TA */
#define TIMERA0_VECTOR      (6 * 2)  /* 0xFFEC Timer A CC0 */
#define ADC_VECTOR          (7 * 2)  /* 0xFFEE ADC */
#define USART0TX_VECTOR     (8 * 2)  /* 0xFFF0 USART 0 Transmit */
#define USART0RX_VECTOR     (9 * 2)  /* 0xFFF2 USART 0 Receive */
#define WDT_VECTOR          (10 * 2) /* 0xFFF4 Watchdog Timer */
#define COMPARATORA_VECTOR  (11 * 2) /* 0xFFF6 Comparator A */
#define TIMERB1_VECTOR      (12 * 2) /* 0xFFF8 Timer B 1-2 */
#define TIMERB0_VECTOR      (13 * 2) /* 0xFFFA Timer B 0 */
#define NMI_VECTOR          (14 * 2) /* 0xFFFC Non-maskable */
#define RESET_VECTOR        (15 * 2) /* 0xFFFE Reset [Highest Priority] */

#define UART0TX_VECTOR      USART0TX_VECTOR
#define UART0RX_VECTOR      USART0RX_VECTOR

/************************************************************
* End of Module
************************************************************/

#pragma language=default

#endif /* #ifndef __msp430x43x */