大型设计中FPGA的多时钟设计策略

呱呱

大型设计中FPGA的多时钟设计策略 [复制链接]

利用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。 FPGA设计的第一步是决定需要什么样的时钟速率，设计中最快的时钟将确定FPGA必须能处理的时钟速率。最快时钟速率由设计中两个触发器之间一个信号的传输时间P来决定，如果P大于时钟周期T，则当信号在一个触发器上改变后，在下一个逻辑级上将不会改变，直到两个时钟周期以后才改变

edwardcrys

OK,OK,OK!

ziranren

先弄下来，再好好学习．

ybangiao

:D :D 顶

风晨林

that's the problems we usually have, I'll download it and check it out if it can help me ! and thanks very much!

rrhgrrhg

hejunzhan

我现在弄的这个不算什么大系统，但是用了8个时钟驱动，唉！
下载来看看，谢谢

280237474

看看好东西。顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶

lansky

好东西，说的很有道理，感谢，学习中