此帖出自FPGA/CPLD论坛
最新回复
本帖最后由 Jackzhang1992 于 2017-2-4 17:05 编辑
Qsys属于系统集成工具,用来集成各种各样的硬件模块。硬件模块有很多种例如:1.自己用verilog编写的模块。但是模块的输入输出接口得符合一定定义规范(avalon总线)
2.Altera提供的内置IP核,如sdram, uart,等等。
3. CPU模块,有ARM硬核,有nios软核等等
Qsys把硬件系统所需的模块全部添加进来后,然后连线,把每个模块对应连线相连,比如时钟,数据输入,数据输出,等等组成完整的系统。
总的来说Qsys简化了自己用verilog手动连接各种模块的流程,另外,对于调用IP核,也极大地简化了应用流程。
详情
回复
发表于 2017-2-4 17:00
| ||
|
||
| |
|
|
| |
|
|
此帖出自FPGA/CPLD论坛
| ||
|
||
EEWorld Datasheet 技术支持