Verilog基础

一纸玫瑰 · 发表于2016-10-23 13:30

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Verilog基础

重点：在tb模块中的赋值方式取决于逻辑功能中的逻辑方式，如何使组合逻辑就用阻塞赋值，如果是时序逻辑就用非阻塞赋值。

1、always写组合逻辑最好不要超过6级，避免时序紊乱（华为标准）。

2、parameter 后的参数尽量使用大写，避免与变量混淆。

3、逻辑运算符（我们实现当a大于3小于9时输出b等于1，否则输出b等于0）.

If(33 && a<9)

b= 1; b = 1;

else else

b= 0; b= 0;

(一) （二）

分析这两段代码假如a分别等于2,4,10那么（一）和（二）中的b分别为多少。

当a=2时

对于（一）首先判断2>3为0，此时0<9为1，故b=1

对于（二）2>3为0，2<9为1,0 &&1为0，故b=0；

当a=4时

对于（一）首先判断4>3为1，此时1<9为1，故b=1

对于（二）4>3为1，4<9为1,1 &&1为1，故b=1；

当a=10时

对于（一）首先判断10>3为1，此时1<9为1，故b=1

对于（二）10>3为1，10<9为0,1 &&0为0，故b=0；

白丁 · 发表于2016-10-23 13:41

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一纸玫瑰 · 发表于2016-10-23 20:29

白丁发表于 2016-10-23 13:41
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