Verilog语言BUG求助，谢谢！

风色碧空

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现在碰到一个问题，对于以下代码
always(@posedge clk)
begin
if(a==1'b1 && cnt<5'd18)

cnt<=cnt+1'b1;

else if(a==1'b1 && cnt==5'd18)
b<=1'b1;

else if(a==1'b0 && cnt>5'd0)
cnt<=cnt-1'b1;
else if(a==1'b0 && cnt==5'd0)
b<=1'b0;
else
begin
cnt<=5'd0;
b<=1'b0;
end
end
理论上来说，b都会在a延时18clk后发生变化，但是在实际情况下，存在某些时刻b会和a几乎同时跳变为0，而cnt却在接下来的18个clk发生变化。请问这究竟是什么原因导致的，谢谢！

传媒学子

提供的信息太少，请说明a,b的信号属性，输入或者输出。  cnt的信号属性。

ou513

你这个逻辑不严谨。分析一下。
1、当前时刻如果 a= 1，cnt=0；如果下一个时钟来，a=0了。那么这个时候符合 if(a==1'b0 && cnt==5'd0)
所以会发生b=0；而cnt需要等待下次 a=1 才会加，估计就是你18个周期后a才被赋值1。这种情况就出现你这样的问题。

风色碧空

传媒学子 发表于 2016-9-1 11:23
提供的信息太少，请说明a,b的信号属性，输入或者输出。  cnt的信号属性。

a是信号输入，a为周期3KHZ，脉宽320us的波形，b是信号输出。cnt 是程序中定义的5位寄存器

pouty7447

输入信号有做过同步处理吗，不同时钟域的东西还是同步下吧

5525

整理了下
always(@posedge clk)
begin
    if(a==1'b1 && cnt<5'd18)
        cnt<=cnt+1'b1;
    else if(a==1'b1 && cnt==5'd18)
        b<=1'b1;
    else if(a==1'b0 && cnt>5'd0)
        cnt<=cnt-1'b1;
    else if(a==1'b0 && cnt==5'd0)
        b<=1'b0;
    else begin
        cnt<=5'd0;
        b<=1'b0;
    end
end

a等于1，cnt自加到18时，b 置为 1
a等于0，cnt自减到0是，b 置为 0

cnt<5'd18
cnt>5'd0
这两个写法，改了吧

另外，这代码我看了8分钟
硬件代码，不是这样的，的闭着眼都能确保 无误得过。
就得这么简单