社区首页
★ 社区积分制度 ★ 新手必读 ★ 申请版主★
 

论坛

切换旧版
返回列表 发新帖 回复
阅 1754|回 1
wzp2007

150

帖子

0

TA的资源

一粒金砂（中级）
楼主
发表于2016-7-15 11:17 只看该作者
 

DAC时序 [复制链接]

本帖最后由 wzp2007 于 2016-7-15 11:28 编辑

刚接触FPGA，实在不熟悉，附图是DAC2904时序，怎么写驱动时序啊，哪位大侠有类似的并口DAC驱动没啊，万分感激啊

无标题.png (40.95 KB, 下载次数: 0)

无标题.png
此帖出自FPGA/CPLD论坛

最新回复

5525
tS ： In setup time, min 2ns tH : In hold time, min 1.5ns tLPW, tCPW, Pulse time typical 4ns 1. 在FPGA内部用PLL生成一个你要的时钟clk_dac，freq要等于 你要送个DAC的CLK1 和 CLK2 2. 直接用 clk_dac 从 RAM或FIFO里面取/        用 clk_dac 生成数据 3. 把clk_dac用ODDR送出去，送的时候反国来送，这样FPGA外面的CLK1，2 就能满足你的要求了 4. 综合的时候，注意要把数据 也放到 IOB里面去，就是PIN脚配对的那个DFF.   详情 回复 发表于 2016-7-15 19:22
点赞 关注
 
FPGA论坛  CPLD论坛  FPGA教程
回复
举报
5525

1950

帖子

4

TA的资源

版主
沙发
发表于2016-7-15 19:22 只看该作者
 
tS ： In setup time, min 2ns
tH : In hold time, min 1.5ns
tLPW, tCPW, Pulse time typical 4ns

1. 在FPGA内部用PLL生成一个你要的时钟clk_dac，freq要等于 你要送个DAC的CLK1 和 CLK2
2. 直接用 clk_dac 从 RAM或FIFO里面取/  
     用 clk_dac 生成数据
3. 把clk_dac用ODDR送出去，送的时候反国来送，这样FPGA外面的CLK1，2 就能满足你的要求了
4. 综合的时候，注意要把数据 也放到 IOB里面去，就是PIN脚配对的那个DFF.
此帖出自FPGA/CPLD论坛
个人签名MicroPython中文社区https://micropython.org.cn/forum/  
 
 
FPGA培训  FPGA设计  verilog教程
回复
举报
返回列表 发新帖 回复
您需要登录后才可以回帖 登录 | 注册

活动 更多>>
开源项目 更多>>
随便看看
查找数据手册?
搜索

EEWorld Datasheet 技术支持

热门标签
相关文章 更多>>
新帖速递
关闭
站长推荐上一条 1/9 下一条

 
EEWorld订阅号

 
EEWorld服务号

 
汽车开发圈

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关： 国产芯 安防电子 汽车电子 手机便携 工业控制 家用电子 医疗电子 测试测量 网络通信 物联网

用户热搜：

北京市海淀区中关村大街18号B座15层1530室 电话:(010)82350740 邮编：100190

电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2025 EEWORLD.com.cn, Inc. All rights reserved
快速回复 返回顶部 返回列表