从零开始学FPGA我的第二个实验（记录一下）

ihalin

从零开始学FPGA我的第二个实验（记录一下） [复制链接]

 

 感谢小梅哥！！
昨天做了我FPGA的第一个实验
从零开始学FPGA我的第一个实验（记录一下）
今天第二个实验38译码器
真值表

原理：
有三个（一位）输入
一个输出（8位）
使用了一个always块，always块语句注意阻塞赋值和非阻塞赋值(<=, = )
{a,b,c}位拼接把三个一位的拼接成一个3位的
位拼接：
{a,b[3:0],w,3'b101}等价于{a,b[3],b[2],b[1],b[0],w,1'b1,1'b0,1'b1}
{4{w}}等价于{w,w,w,w}
{b,{3{a,b}}}等价于{b,a,b,a,b,a,b}
case用法和c类似记住还有个default
3'b000表示位宽是3 的二进制 000
位宽+进制+数值
进制+数值（默认位宽有机器系统决定）
数字（默认10进制）
2进制 b/B bin
8进制 o/O octonary
10进制 d/D decimal
16进制h/H hex

1. module smg3_8(a,b,c,out);
   
2. 
   
3.         input a;//输入端口a
   
4.         input b;//输入端口b
   
5.         input c;//输入端口c
   
6.        
   
7.         output reg [7:0]out;//输出端口out
   
8.        
   
9.         always@(a,b,c)begin
   
10.                 case({a,b,c})
    
11.                         3'b000:  out=8'b0000_0001;//下划线不影响
    
12.                         3'b001:        out=8'b0000_0010;
    
13.                         3'b010:        out=8'b0000_0100;
    
14.                         3'b011:        out=8'b0000_1000;
    
15.                         3'b100:        out=8'b0001_0000;
    
16.                         3'b101:        out=8'b0010_0000;
    
17.                         3'b110:        out=8'b0100_0000;
    
18.                         3'b111:        out=8'b1000_0000;
    
19.                         //default:
    
20.                 endcase
    
21.         end
    
22. endmodule

复制代码

测试代码：
reg型是激励信号源的
wire 型的是输出信号的观察信号

1. `timescale 1ns/1ns
   
2. 
   
3. module smg3_8_tb;
   
4. 
   
5.         reg a;//reg 型是激励信号源
   
6.         reg b;
   
7.         reg c;
   
8.        
   
9.         wire [7:0]out;//wire 型的是出信号的观察信号
   
10.         smg3_8 smg(
    
11.                    .a(a),
    
12.                                   .b(b),
    
13.                                   .c(c),
    
14.                                   .out(out)
    
15.         );
    
16.        
    
17.         initial begin
    
18.         a = 0;b = 0; c = 0;
    
19.         #200;
    
20.         a = 0;b = 0; c = 1;
    
21.         #200;
    
22.         a = 0;b = 1; c = 0;
    
23.         #200;
    
24.         a = 0;b = 1; c = 1;
    
25.         #200;
    
26.         a = 1;b = 0; c = 0;
    
27.         #200;
    
28.         a = 1;b = 0; c = 1;
    
29.         #200;
    
30.         a = 1;b = 1; c = 0;
    
31.         #200;
    
32.         a = 1;b = 1; c = 1;
    
33.         #200;
    
34.         $stop;
    
35.         end
    
36.                
    
37. endmodul

复制代码

RTL仿真：

符合设计初衷
然后是门级仿真

发现和RTL仿真有些区别会出现一些跳变的过度值如0000 0000，现在还不知道怎么去避免。

下面是我在开发板上做的测试


谢谢小梅哥！！

okhxyyo

汇总贴在此：
从零开始学FPGA——by ihalin
https://bbs.eeworld.com.cn/forum. ... 5881&fromuid=536508

hljjxzhla

看着像是黑金的开发板啊

ihalin

hljjxzhla 发表于 2016-7-14 11:24
看着像是黑金的开发板啊

嗯对

姜文强

学习

suoma

hei jin de

5525

坚持的ihalin，加油

这个最好这样写，生产性高
a = 0;b = 0; c = 0;  #200;

也可以改成 用读文件，来生成向量激励

ihalin

5525 发表于 2016-7-14 21:33
坚持的ihalin，加油

这个最好这样写，生产性高
a = 0;b = 0; c = 0;  #200;

也可以改成 用 ...

嗯嗯

雷达信号处理

支持一下，虽然看不懂。

youki12345

白丁

给楼主点个赞

fangsichao

我也是这个开发板，做得挺不错的！