有人用过Altera的乘法浮点数IP核么？

huangfujing

有人用过Altera的乘法浮点数IP核么？ [复制链接]

本帖最后由 huangfujing 于 2016-6-30 11:11 编辑

最近在用浮点数IP核，遇到一个问题，如下图，一个是在时钟上升沿输入的数据，一个是在下降沿输入的数据，为什么输出的结果不一样啊？而且在上升沿输入的数据计算的结果是错误的，求解。。。。

5525

乘法器用上升沿是对的，下降沿做就不要多想了。

要么看 sim设定的时间
要么看下手册的注意事项
要么把传递给乘法器的那个DFF,加上 #几个ns

yupc123

我用了很多次了，没有出现过你这种情况

huangfujing

5525 发表于 2016-6-30 11:53
乘法器用上升沿是对的，下降沿做就不要多想了。

要么看 sim设定的时间
要么看下手册的注意事项
要 ...

可是上升沿输出的结果有问题啊，下降沿才输出正确的结果

huangfujing

yupc123 发表于 2016-6-30 12:10
我用了很多次了，没有出现过你这种情况

之前也用过，但是今天才发现做连续输入两个数据的时候计算是有问题的

5525

换了下降沿的，这么一来传数据给core,core在传数据给你，这里可就都是非同期了。

方便的话，能发sim的环境发过来吗，我跑跑看。

yupc123

huangfujing 发表于 2016-6-30 14:25
之前也用过，但是今天才发现做连续输入两个数据的时候计算是有问题的

这是我的设置，这个IP是流水线工作，5个clk后得到结果，
我怀凝你不会流水线编程，同时问题也没有说清楚，最好把IP的测试程上贴上来

huangfujing

yupc123 发表于 2016-7-1 08:11
这是我的设置，这个IP是流水线工作，5个clk后得到结果，
我怀凝你不会流水线编程，同时问题也没有说清 ...

LIBRARY ieee;
USE ieee.std_logic_1164.all;

ENTITY mult2_vhd_tst IS
END mult2_vhd_tst;
ARCHITECTURE mult2_arch OF mult2_vhd_tst IS
-- constants
constant ClockPeriod : TIME := 20 ns;
-- signals
SIGNAL aclr : STD_LOGIC;
SIGNAL clk_en : STD_LOGIC;
SIGNAL clock : STD_LOGIC;
SIGNAL dataa : STD_LOGIC_VECTOR(31 DOWNTO 0);
SIGNAL datab : STD_LOGIC_VECTOR(31 DOWNTO 0);
SIGNAL result : STD_LOGIC_VECTOR(31 DOWNTO 0);
COMPONENT mult2
PORT (
aclr : IN STD_LOGIC;
clk_en : IN STD_LOGIC;
clock : IN STD_LOGIC;
dataa : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
datab : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
result : OUT STD_LOGIC_VECTOR(31 DOWNTO 0)
);
END COMPONENT;
BEGIN
i1 : mult2
PORT MAP (
-- list connections between master ports and signals
aclr => aclr,
clk_en => clk_en,
clock => clock,
dataa => dataa,
datab => datab,
result => result
);
init : PROCESS
-- variable declarations
BEGIN
      -- code that executes only once
   aclr<='1';
clk_en<='0';
   wait for 30ns;
aclr<='0';
clk_en<='1';
dataa<="01000000000000000000000000000000"; --2
datab<="01000010000000000000000000000000";--32
wait for 20ns;
--s<="001";
dataa<="00111111100000000000000000000000";-- 1
datab<="11000010100000000000000000000000"; -- -64
wait for 20ns;
--s<="001";
dataa<="00000000000000000000000000000000"; --0
datab<="00000000000000000000000000000000";--0
WAIT;
END PROCESS init;
always : PROCESS
-- optional sensitivity list
-- (       )
-- variable declarations
BEGIN
      -- code executes for every event on sensitivity list
clock<='0';
wait for (ClockPeriod/2);
clock<='1';
wait for (ClockPeriod/2);
END PROCESS always;
END mult2_arch;

huangfujing

5525 发表于 2016-6-30 22:36
换了下降沿的，这么一来传数据给core,core在传数据给你，这里可就都是非同期了。

方便的话，能发sim的 ...

LIBRARY ieee;
USE ieee.std_logic_1164.all;

ENTITY mult2_vhd_tst IS
END mult2_vhd_tst;
ARCHITECTURE mult2_arch OF mult2_vhd_tst IS
-- constants
constant ClockPeriod : TIME := 20 ns;
-- signals
SIGNAL aclr : STD_LOGIC;
SIGNAL clk_en : STD_LOGIC;
SIGNAL clock : STD_LOGIC;
SIGNAL dataa : STD_LOGIC_VECTOR(31 DOWNTO 0);
SIGNAL datab : STD_LOGIC_VECTOR(31 DOWNTO 0);
SIGNAL result : STD_LOGIC_VECTOR(31 DOWNTO 0);
COMPONENT mult2
PORT (
aclr : IN STD_LOGIC;
clk_en : IN STD_LOGIC;
clock : IN STD_LOGIC;
dataa : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
datab : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
result : OUT STD_LOGIC_VECTOR(31 DOWNTO 0)
);
END COMPONENT;
BEGIN
i1 : mult2
PORT MAP (
-- list connections between master ports and signals
aclr => aclr,
clk_en => clk_en,
clock => clock,
dataa => dataa,
datab => datab,
result => result
);
init : PROCESS
-- variable declarations
BEGIN
      -- code that executes only once
   aclr<='1';
clk_en<='0';
   wait for 30ns;
aclr<='0';
clk_en<='1';
dataa<="01000000000000000000000000000000"; --2
datab<="01000010000000000000000000000000";--32
wait for 20ns;
--s<="001";
dataa<="00111111100000000000000000000000";-- 1
datab<="11000010100000000000000000000000"; -- -64
wait for 20ns;
--s<="001";
dataa<="00000000000000000000000000000000"; --0
datab<="00000000000000000000000000000000";--0
WAIT;
END PROCESS init;
always : PROCESS
-- optional sensitivity list
-- (       )
-- variable declarations
BEGIN
      -- code executes for every event on sensitivity list
clock<='0';
wait for (ClockPeriod/2);
clock<='1';
wait for (ClockPeriod/2);
END PROCESS always;
END mult2_arch;

5525

huangfujing 发表于 2016-7-1 09:15
LIBRARY ieee;
USE ieee.std_logic_1164.all; ...

楼主，你好，
你能把你的能跑的环境，去掉里面的临时生成的文件，打个包，贴上来吗。
如果你用到那个库，顺便也把那个文件放在包里面，

这样你的环境，到哪里，只要有modelsim都能独立跑了。交流起来也方便。

5525

yupc123 发表于 2016-7-1 08:11
这是我的设置，这个IP是流水线工作，5个clk后得到结果，
我怀凝你不会流水线编程，同时问题也没有说清 ...

yupc123 图上面的细节都是重要信息啊，
“Match project/default” -> 勾选了这个，FPGA一致了，综合才好放进去
“Output latency”-> 乘法器支持数据流计算，连续给N个数据，最后一个出结果的时间就是N+6
“Use dedicated multipler circuirtry”这个正常都是选的，用硬核，不得己采用逻辑搭

huangfujing

5525 发表于 2016-7-1 23:14
yupc123 图上面的细节都是重要信息啊，
“Match project/default” -> 勾选了这个，FPGA一致了，综合才 ...

恩，我都选了的啊

huangfujing

5525 发表于 2016-7-1 23:06
楼主，你好，
你能把你的能跑的环境，去掉里面的临时生成的文件，打个包，贴上来吗。
如果你用到那个库 ...

mult.rar (9.34 MB, 下载次数: 36)

5525

本帖最后由 5525 于 2016-7-2 16:31 编辑

把你 9楼的帖子做 tb_top,
i1 : mult2 改成 i1 : mult 跑了之后，结果贴在下面，如图，不要改时钟延，"貌似"结果出来了，

顺便，浮点的结果在modelsim 是可以选择的。

5525

仿真的时候，也得尽量按同步逻辑来写，这是原则

就是你的，
1. 用送给 MULT的那个时钟，来生成送给MULT的数
2. 拿乘法器的数据，也要同步那，就是用你的 clock来拿

这个结果就是要你的啦。

5525

老实说，大夏天弄这个比较热，
下次能不能把代码稍微整理下，丢东西上啦也写个简单的说明啥的，
这个不管谁看到了，要不要那么费力气是啊

huangfujing

5525 发表于 2016-7-2 16:36
老实说，大夏天弄这个比较热，
下次能不能把代码稍微整理下，丢东西上啦也写个简单的 ...

因为就是生成的IP核，我想着说也没什么需要注释啊，谢谢耐心的解答

huangfujing

5525 发表于 2016-7-2 16:20
把你 9楼的帖子做 tb_top,
i1 : mult2 改成 i1 : mult 跑了之后，结果贴在下面，如图，不要改时钟延，" ...

我的modelsim怎么没有32位浮点数显示的啊？？

5525

肉眼看，运算时有点累哈。
我用的是 ModelSim-Altera 10.3d (Quartus II 15.0)，Altera 网站上下载的免费版本。

huangfujing

5525 发表于 2016-7-3 15:40
肉眼看，运算时有点累哈。
我用的是 ModelSim-Altera 10.3d (Quartus II 15.0)，Altera 网站上下载的免费 ...

恩恩，那我去下一个试试，因为我用的quartus II 14.0，版本上应该没什么问题吧？

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