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一粒金砂(中级)

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有人用过的加法器和FIFO实现累加器么? [复制链接]

 
 用浮点数的加法器IP核和FIFO实现累加器的运算,因为加法器有延时,导致从fifo中读取的值和输入的值不同时到达加法器的两端,而且控制fifo的读写也有问题,有哪个大神知道应该怎么做么?

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恩  好的  我在试试。非常感谢  详情 回复 发表于 2016-7-8 14:33
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一粒金砂(初级)

沙发
 
不错,路过看看
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一粒金砂(高级)

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这个要自已做,
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如果你的:
1. FIFO里面有25个数据,
2. 浮点计算要10个延时,
3A.你的计算要在250 个时钟完成  --> 就10个钟读一个,在累加,在算

3B.你的计算要在25 个时钟完成  --> 就1个钟读一个,在累加,且要并行算

(楼主的例子,属于经典的面积 换 速度)
   
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对于层主说的两种情况有没有具体的逻辑图啊,谢谢。  详情 回复 发表于 2016-6-25 23:03
恩多谢  详情 回复 发表于 2016-5-13 10:20
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一粒金砂(中级)

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5525 发表于 2016-5-12 21:04
如果你的:
1. FIFO里面有25个数据,
2. 浮点计算要10个延时,
3A.你的计算要在250 个时钟完成  --> 就1 ...

多谢
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一粒金砂(中级)

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用滑窗试试
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一粒金砂(中级)

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楼主有没有更加清楚的逻辑结构图啊,还有是不是运算的时间会大大的减少啊。
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5525 发表于 2016-5-12 21:04
如果你的:
1. FIFO里面有25个数据,
2. 浮点计算要10个延时,
3A.你的计算要在250 个时钟完成  --> 就1 ...

对于层主说的两种情况有没有具体的逻辑图啊,谢谢。
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先画一个 3A 的情况, 如图单个计算延时常,把时序安排好,一个一个计算的话,耗时就是 延时 x 数据个数 怎么安排都谈不上好坏,主要看你的使用场景  详情 回复 发表于 2016-6-26 06:54
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魔人布欧01 发表于 2016-6-25 23:03
对于层主说的两种情况有没有具体的逻辑图啊,谢谢。

先画一个 3A 的情况,
如图单个计算延时常,把时序安排好,一个一个计算的话,耗时就是 延时 x 数据个数
怎么安排都谈不上好坏,主要看你的使用场景

Cacl A.png (16.46 KB, 下载次数: 1)

Cacl A.png
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再画一个 3B 的情况,
如图,这是时间快了,但是计算耗时长的那个器件,并排放,
整体速度快了,用的东西多了

3A 3B 就是典型的面积和时间,
    用A 还是用B,     用一半A还是用一半B,
    还是咋的
都要看你的使用场景

Cacl B.png (22.58 KB, 下载次数: 0)

Cacl B.png
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我想问一下 这两种情况的框图是一样的吗?谢谢。  详情 回复 发表于 2016-7-6 08:20
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楼主 ,有没有这个 完整的逻辑图啊。谢谢
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5525 发表于 2016-6-26 07:50
再画一个 3B 的情况,
如图,这是时间快了,但是计算耗时长的那个器件,并排放,
整体速度快了,用的东西 ...

我想问一下 这两种情况的框图是一样的吗?谢谢。
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框图,就是常说的模块图,肯定不一样 Cacl A.png 框图会只有,一个计算模块和一个累加器 Cacl B.png 框图会有,N个计算模块和一个累加器 FIFO, FIFO的读写控制,整理计算的时序控制,这些两个都有.  详情 回复 发表于 2016-7-6 11:27
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魔人布欧01 发表于 2016-7-6 08:20
我想问一下 这两种情况的框图是一样的吗?谢谢。

框图,就是常说的模块图,肯定不一样

Cacl A.png
  框图会只有,一个计算模块和一个累加器

Cacl B.png
  框图会有,N个计算模块和一个累加器

FIFO, FIFO的读写控制,整理计算的时序控制,这些两个都有.
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还是有点 不太明白 ,意思是说 用一个FIFO存储器 和一个加法器就可以实现吗?  详情 回复 发表于 2016-7-6 11:37
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5525 发表于 2016-7-6 11:27
框图,就是常说的模块图,肯定不一样

Cacl A.png
  框图会只有,一个计算模块和一个累加器

Cacl  ...

还是有点  不太明白 ,意思是说 用一个FIFO存储器 和一个加法器就可以实现吗?
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Cacl A.png 是这样的,
如果你实际开发中,需要的就是就是FIFO里面的数据累加的话, 一个加法器即可实现
也可以在FIFO写的时候,一边写一边计算

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这样说的话对于B这种情况就是用多个加法器进行并行运算吗?  详情 回复 发表于 2016-7-7 08:58
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5525 发表于 2016-7-6 11:41
Cacl A.png 是这样的,
如果你实际开发中,需要的就是就是FIFO里面的数据累加的话, 一个加法器即可实现
...

这样说的话对于B这种情况就是用多个加法器进行并行运算吗?
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Cacl B.png
  框图会有,N个计算模块和一个累加器
  这位网友,这个只是一个示例,你具体是要实现什么,不要拿这个照搬
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非常感谢您的解答,我想的是对于A 和B 这两种情况,可不可以只用一个FIFO和一个加法器去实现 。谢谢。  详情 回复 发表于 2016-7-7 21:33
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5525 发表于 2016-7-7 11:23
Cacl B.png
  框图会有,N个计算模块和一个累加器
  这位网友,这个只是一个示例,你具体是要实现什么, ...

非常感谢您的解答,我想的是对于A 和B 这两种情况,可不可以只用一个FIFO和一个加法器去实现 。谢谢。
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这个可不可以,是你说了算,要实现什么功能你自己清楚 A和B 只是 把面积和速度 的概率给大家看,FPGA的世界里面是自由的世界  详情 回复 发表于 2016-7-7 21:40
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魔人布欧01 发表于 2016-7-7 21:33
非常感谢您的解答,我想的是对于A 和B 这两种情况,可不可以只用一个FIFO和一个加法器去实现 。谢谢。

这个可不可以,是你说了算,要实现什么功能你自己清楚

A和B 只是 把面积和速度 的概率给大家看,FPGA的世界里面是自由的世界
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因为我也是看到这个帖子之后 就想试试看看能不能实现多个数的累加用楼主的那个思路,在器件方面只用一个加法器去实现它,能兼顾速度和面积。  详情 回复 发表于 2016-7-7 22:15
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5525 发表于 2016-7-7 21:40
这个可不可以,是你说了算,要实现什么功能你自己清楚

A和B 只是 把面积和速度 的概率给大家看,FPGA ...

因为我也是看到这个帖子之后 就想试试看看能不能实现多个数的累加用楼主的那个思路,在器件方面只用一个加法器去实现它,能兼顾速度和面积。
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OK, 开始最好画个简单的时序图,把普通的本子,平过来画就行。 写代码,看波形,都是能清楚方向。  详情 回复 发表于 2016-7-7 22:30
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