层次原理图的若干问题求助……

烟落无痕

层次原理图的若干问题求助…… [复制链接]

各位大神，本人最近用AD9画了几张层次原理图，在编译的时候发现了一些问题，希望你们不吝赐教。
1.顶层原理图（里面全是子原理图的模块，无具体元器件）使用总线的时候，编译时总是爆出总线未连接的警告，但是PCB中是连上了的。例如用总线连了一个工字型的走线，编译时中间那个总线就是显示未连接，但是图纸上有代表连接上了的原点。
2.每张图纸编译时，输入端口总是会报没有驱动源之类的警告，但是不影响PCB。比如一路信号，从子图A端口输出，输入到B子图，A图此信号端口设置为OUTPUT类型，B图此信号端口设置为INPUT类型，但是在编译的时候B图此端口就会显示缺少驱动源之类的警告。这个是系统设置还是啥其他原因？
3.画图编译的时候总是会有警告说一些全局变量降低为局部变量，这个我想应该是我画图是端口啥之类的设置问题，或者画图的整个结构都有问题，哪位大神有关于此方面的详细资料，希望能共享一下，不剩感激！
4.最后一个问题，在画原理图的时候，为了提高图纸的可读性，对同一个信号（绝大多数情况下是地信号，在PCB上直连），在原理图的不同地方（可能在同一张子图内，也可能横跨好几张子图），我喜欢对它进行不同的命名。有没有这样一种设置方法，通过我在原理图上进行设置，可以使这个信号在不同的地方有不同的命名，但是可以通过图纸可以清楚的表达出这些名字不同的信号在PCB上是直连的，而且编译的时候不报错，然后再导入PCB的时候能够自动统一为我想要的那个网络名称。

okhxyyo

1.第一个问题最好你截图出来看看。这个要看具体情况，你这样子描述无法进行判断。
2.你说了你是按每张图纸进行编译的，只有单张编译的话从局部看当然是没有驱动源的，如果你整个project进行编译，应该不会出现这种报错的吧？
3.层次设计的时候是容易碰到这种问题，一个是preference里面要设置好全局性，另外一个是可能你对标号，端口等的特点了解不透彻导致的。这方面资料我回头找找看，到时候再给你。
4.一般来说不推荐这种做法。如果你一定要这么干的话，可以这么理解，把他们理解成“值”相等的不同信号，这样也同时要求你在图纸上一个位置画一条信号线，两端标注上不同的名称，表示这两者相等，或者说连接在一起。

qwqwqw2088

楼主的描述的问题太臃长，，，
顶层原理图（里面全是子原理图的模块，无具体元器件）使用总线的时候，两个子图之间的连接总线上也必须有网络标号。