STM32F207+DP83848的硬件图设计上的疑惑，RMII模式连接下，为什么硬件设计上会这样...

wuyuping528

STM32F207+DP83848的硬件图设计上的疑惑，RMII模式连接下，为什么硬件设计上会这样... [复制链接]

STM32F207+DP83848的硬件图设计上的疑惑，RMII模式连接下，为什么硬件设计上会这样，是不是错了？

michael_llh

你具体看下那个芯片的数据手册上面是怎么说明的看看能不能找到答案，如果这个已经是成品有电路板了，用万用表测一下就知道是连在那个脚了

残雪

工作模式（RMII/MII）的选择由39号RX_DV和7号SNI_MODE两个管脚的电平共同决定


对于MII模式加以说明哪些引脚需要上拉和下拉。
        1.MDIO需要1.5K的上拉电阻，MDC不需要上拉电阻，DP83848的LED_ACT、LED_SPEED、LED_LINK都需要2.2K的上拉电阻；
        2.DP83848的RD-、RD+、TD-、TD+需要上拉49.9欧1%的电阻，并且还需要两个0.1uf的电容接地；
        3. DP83848的20, 21引脚RESERVED必须要接2.2K上拉电阻，和24引脚RBIAS需要一个4.87欧1%的电阻接地，引脚18、23、37需要电容接地，这些都需要严格按照DP83848的手册来连接电路。
        4.另外，39引脚不需要上拉电阻，如果是RMII模式，就需要2.2K的电阻，这样就选择了我们是使用的RMII模式。
        5.其中，有个重要的信号一定要注意，这个也是我在使用RMII模式没有注意的，stm32 的ETH_RMII_REF_CLK / ETH_MII_RX_CLK 信号线PA1 没有连接，使用RMII模式的时候，PA1应该连接到时钟源上面。
        6.最后，DP83848的7引脚，一般还是建议上拉2.2K电阻，并且，将其连接到STM32的IO引脚，因为我们一般还是需要使用一些中断来处理事件，比如，网线热插拔问题。
        在硬件调试过程中，stm32的外部时钟是否起振，DP83848的25引脚应该能输出25MHz（MII）或50MHz（RMII）的信号，在RMII模式，TX_CLK应该有25MHz的信号。注意，PHY的复位信号最好不要与stm32的复位信号连接到一起，因为当PHY没有通电使用时，stm32的复位引脚一直会被拉低，导致stm32不能正常使用。
        在软件调试过程中，这里以官方例程来说。首先，stm32的外部时钟频率要设置正确；然后，考虑使用哪种模式，相应开启哪种模式的宏定义；再则，如果使用MCO提供DP83848的时钟信号，需要注意stm32 的PA8引脚的初始化，如果是使用的外部时钟源，可以不用考虑MCO信号（但是不用连接PHY），在软件GPIO初始化的时候，要注意，注释PA8的初始化部分，只需要注释该引脚的初始化，引脚状态初始化不要注释，因为后面的引脚初始化都会用到。

wuyuping528

测试了，按照这个接法可以ping通！！！ 不知道为什么
求搞过DP83848的高手做出解答啊！！！！顶起来！！！！！！！！！！

lcofjp

参考官方demo板的电路图。