不知道quartus这个是什么问题，我也是蒙了！

jinghong21

不知道quartus这个是什么问题，我也是蒙了！ [复制链接]

第一件事：现在在用单片机和FPGA写一个程序，之间用串口通信，FPGA有一个CS管脚，我用来作为接收使能的。结果程序好了，不过编译起来特别特别慢，我也是无语了，而且FPGA资源基本上已经占满了，根本没什么东西，不知道是怎么回事。没办法，把CS片选的管教去掉，只是不添加引脚，让代码不起作用，代码里面依旧还是做了判断，结果编译起来特别快，而且根本不占用资源。不知道是为什么会这个？
第二件事：后来我就想，那就不要CS片选总归可以了吧，就把程序里面的CS部分全部注释掉，结果编译起来也是超级慢，资源也耗光了！

白丁

使用的原理图输入的方法吗？
第一个资源占用比较多编译综合就比较慢，第二个，去掉了之后，也就是你自己都说了，只是让代码不起作用，这个是被优化掉了，不占用资源也是这个原因。你的cs控制着其他的东西，假如没有这个那么其他的功能还是要实现的，编译时不会被优化掉。
资源占用多少？具体问题还要具体分析，记得有一回用了多个64位的除法，综合出来就特别占用资源

jinghong21

白丁 发表于 2015-11-17 19:15
使用的原理图输入的方法吗？
第一个资源占用比较多编译综合就比较慢，第二个，去掉了之后，也就是你自己都 ...

顶层用的是原理图
我知道了，就是你说的原因，因为管脚没链接，所以代码里面的有一段根本就没起作用，所以编译起来才特别快不占资源的。那一段是必须要起作用的。所以还是没有根本的解决方法，肯定是我那一段写的太耗资源了！

白丁

jinghong21 发表于 2015-11-17 19:34
顶层用的是原理图
我知道了，就是你说的原因，因为管脚没链接，所以代码里面的有一段根本就没起作用，所 ...

你不把代码贴出来，大家咋帮你分析呢？

jinghong21

白丁 发表于 2015-11-17 19:15
使用的原理图输入的方法吗？
第一个资源占用比较多编译综合就比较慢，第二个，去掉了之后，也就是你自己都 ...

        generate
                genvar i;
                for(i=0;i<10;i=i+1)                //循环30次，有30个引脚输出
                        begin:sig_for
                                always @(posedge clk)        //触发信号
                                begin                                                                                                               
                                        if(enable_sig)
                                        begin
                                                if(counter)                //如果串口接收到打开信号的数据则使能信号有效并且片选为1的情况下，才有效，                                                                                       
                                                begin
                                                        Sigout_Reg<=Level_Reg[2];         //让引脚输出 偏移电平
                                                        counter<=counter+1;                                //计数器从0开始计数
                                                end
                                                else if(counter+Fcycle_T_Reg)          //当计数器 计数到达了 偏移的时间                                                                       
                                                begin
                                                        Sigout_Reg<=Level_Reg[1];         //让引脚输出 前周期电平
                                                        counter<=counter+1'd1;                //让计数器加一，不让计数器判断再进来，继续递增
                                                end
                                                else if(counter+Fcycle_T_Reg+Bcycle_T_Reg)//当计数器 计数到达了 偏移+前周期的时间                                       
                                                begin
                                                        Sigout_Reg<=Level_Reg[0];         //让 引脚输出  后周期电平
                                                        counter<=counter+1'd1;                //让计数器加一，不让计数器判断再进来，继续递增
                                                end
                                                else if(counter==offset_T_Reg+Fcycle_T_Reg+Bcycle_T_Reg)//当计数器 计数到达了 偏移+前周期+后周期的时间       
                                                begin
                                                        Sigout_Reg<=Level_Reg[1];                 //让 引脚输出  前周期电平
                                                        counter<=offset_T_Reg;//offset_T_Reg+1'd1);        //让计数器的值 变为 偏移时间+1，也就是重新从前周期电平输出
                                                end  
                                        end
                                end       

                                assign Sig_out1=Sigout_Reg;        //让真实引脚 输出有效信号
                        end
        endgenerate

jinghong21

白丁 发表于 2015-11-17 19:35
你不把代码贴出来，大家咋帮你分析呢？

就是要连续的用30个引脚输出30路波形，波形的高电平低电平的时间都是串口发送过来的，一共发送30次。上面的代码是串口数据已经被放到数组里面了！

白丁

jinghong21 发表于 2015-11-17 19:39
就是要连续的用30个引脚输出30路波形，波形的高电平低电平的时间都是串口发送过来的，一共发送30次。上面 ...

看看你的if、else if  、else if是不是有重叠的现象，假如if条件成立，那么第二个else if条件也成立，第三个else if条件也成立，假如二个else if 成立，第三个else if也成立，看看是不是？假如符合两个条件的时候怎么办，假如符合三个的时候又怎么办？难道不应该每种情况下只有一种处理方式？

哼哼哈嘿丨墨染

不懂，帮顶

白丁

感觉资源占用比较多是因为case嵌套的问题

5之蒲公英

我来结束最后回复吧

okhxyyo

昨天上在群里聊这个问题聊的那么的热烈。。竟然真的没有人跑过来留言？
好吧~来跟楼主说一句，你的代码里面只用了if没有else分支。导致编译电路是个时序电路，每一个if都要产生锁存器，这会导致电路很大很复杂。if..else语句完整的话一般会产生组合电路（就是没有多余的锁存器）喵~这是其中一点，昨天还讨论了很多~然后你要注意精简你的代码了~~

mayiqun720

感觉楼上说的也不尽全对，if..else语句不完整只会报warning，并不会生成锁存器。锁存器，也不能认为是时序电路。时序电路具有记忆性，锁存器和电平相关。