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zhanghuaihe01

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一粒金砂（中级）
楼主
发表于2015-11-12 15:17 只看该作者
 

CPLD 延迟半个周期输出5个脉冲信号 [复制链接]

大家好,我是新手想请教一下CPLD里怎样实现延迟半个周期输出个相同的脉冲信号,输出精度控制在一个CLK 上
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vzvxvcvv
做个分频，才能实现延迟。  详情 回复 发表于 2016-1-25 17:57
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fxyc87

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纯净的硅（高级）
沙发
发表于2015-11-13 08:48 只看该作者
 
延时半个周期？必须要有更高的时钟，然后分频，
此帖出自FPGA/CPLD论坛
 
 
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coyoo

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一粒金砂（高级）
板凳
发表于2015-11-13 10:08 只看该作者
 
时钟频率多少，就像楼上说的那样，用更高的时钟频率；或者考虑使用时钟双沿
此帖出自FPGA/CPLD论坛
 
 
 
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mr.king

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一粒金砂（高级）
4楼
发表于2016-1-11 15:13 只看该作者
 
比如你用上升打进来用下降打出去，频率不是特别高是符合延时半个周期要求
此帖出自FPGA/CPLD论坛
 
 
 
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vzvxvcvv

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一粒金砂（中级）
5楼
发表于2016-1-25 17:57 来自手机 只看该作者
 
做个分频，才能实现延迟。
此帖出自FPGA/CPLD论坛
 
 
 
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