Verilog问题

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Verilog问题 [复制链接]

原程序代码如下：module fsm(Clock,Reset,A,K2,K1,state);
input Clock,Reset,A;

output K2,K1;

output[1:0]state;

reg K2,K1;

reg[1:0]state;

parameter Idle=2'b00,Start=2'b01,Stop=2'b10,Clear=2'b11;

always@(posedge Clock)

  if(!Reset)

    begin

      state<=Idle;

      K2<=0;

      K1<=0;

    end

  else

    case(state)

      Idle:if(A)

            begin

              state<=Start;

              K1<=0;

            end

          else

            begin

              state<=Idle;//

              K2<=0;

              K1<=0;

            end

      Start:if(!A)

               state<=Stop;

            else

               state<=Start;

      Stop:if(A)

             begin

               state<=Clear;

               K2<=1;

             end

           else

             begin

               state<=Stop;

               K2<=0;

               K1<=0;

             end

      Clear:if(!A)

      

              begin

                state<=Idle;

                K2<=0;

                K1<=1;

              end

           else

             begin

               state<=Clear;;

               K2<=0;

               K1<=1;

             end

       default:state<=2'bxx;

       endcase

endmodule  

请问程序中红色的代码怎么看的出来的，从状态转移图中感觉看不出来红色代码呀？

okhxyyo

你的图里面箭头指向下一个状态的时候，上方不是有写k1，k2的状态是什么么。这就是阿

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okhxyyo 发表于 2015-8-20 10:09
你的图里面箭头指向下一个状态的时候，上方不是有写k1，k2的状态是什么么。这就是阿

图中红线的箭头上边没标啊？你看第一行红色部分，state<=stop，状态转移到自己，没写K2<=0,K1<=0????

okhxyyo

…那是初始态阿

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okhxyyo 发表于 2015-8-24 09:19
…那是初始态阿

也想过是初始态，从上个状态保持下来的，但是这样最后红线的部分貌似不对。。。。。。。。

CMika

没必要在这种书上花时间  还不如研究datasheet的状态机