刚学Verilog，编了下面的程序，仿真时运行出不来结果

JasonnLee

刚学Verilog，编了下面的程序，仿真时运行出不来结果 [复制链接]

always @(FF or EF)
  begin
if(!FF)
begin
  WEN<=0;
  Tx_Start<=1;
  REN<=1;
  end

if(!EF)
begin
WEN<=1;
REN<=0;
Tx_Start<=0;
end

end

elvike

你的程序，，，，，，verilog是这样写程序的吗？你试着编译一下，看看吧，试试translate之后再仿真

JasonnLee

elvike 发表于 2015-7-28 17:56
你的程序，，，，，，verilog是这样写程序的吗？你试着编译一下，看看吧，试试translate之后再仿真

怎么translate