Verilog HDL硬件描述语言高阶培训--EEWORLD大学堂

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Verilog HDL硬件描述语言高阶培训--EEWORLD大学堂 [复制链接]

Verilog HDL硬件描述语言高阶培训 ：https://training.eeworld.com.cn/course/541

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夏宇闻老师一出，KO所有硬件描述语言专家

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真的说的很详细，大家看了给留言哦，欢迎交流技术问题

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目录
FPGA中数字系统的构成与组合逻辑设计要点
时序逻辑设计要点
模块的种类和用途
为什么Verilog能支持大型设计
RAM和激励源的Verilog模块
如何在Quartus II中调用RAM
顶层测试Verilog模块
数字逻辑电路的构成
组合逻辑举例（1）：:8位数据通路控制器
组合逻辑举例（2）：一个8 bit三态数据通路控制器
开关逻辑应用举例及时延问题
静态随机存储器(SRAM)
为什么要设计有限状态机(1)
有限状态机表示方法
全局时钟王和平衡树结构
避免冒险竞争和流水线
实例：用门级结构描述D触发器
实例：T触发器和计数器的实现及测试
实例：用一位全加器组成4位全加器和指令译码电路的设计
实例：指令译码电路的测试
FPGA设计中不同抽象级别HDL模型