关于quartus自带median算法ip核的仿真

ymdynhz

关于quartus自带median算法ip核的仿真 [复制链接]

为什么modelsim加入后没有信号输出呢？ 所有的能加的库都加进去了啊。。求高手解答～～

xuhongming

注意看下testbench的例化处，是否少了clk。

ymdynhz

xuhongming 发表于 2014-5-28 00:01
注意看下testbench的例化处，是否少了clk。

第一个信号clock就是你说的clk吗？给了啊～

xuhongming

嗯，是的，之前也是遇到你这种情况，例化时忘记括号里面的clk了，导致输出一直为高阻状态，如果不是这种情况就不清楚了。